DE102021120599A1

DE102021120599A1 - Verwendung von importance resampling zur verringerung der speicherinkohärenz bei lichtabtastung

Info

Publication number: DE102021120599A1
Application number: DE102021120599.9A
Authority: DE
Inventors: Christopher Ryan Wyman; Robert Anthony Alfieri; William Parsons Newhall Jr.; Peter Schuyler Shirley
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2020-08-21
Filing date: 2021-08-09
Publication date: 2022-02-24
Also published as: CN114078079A; US20220058861A1; US20230360319A1; US11663773B2

Abstract

Vorrichtungen, Systeme und Techniken zur Einbindung von Beleuchtungseffekten in computergenerierte Grafiken. In mindestens einer Ausführungsform wird eine virtuelle Szene, die eine Vielzahl von Lichtern umfasst, durch zufälliges Sampling eines Satzes von Lichtern aus der Vielzahl von Lichtern vor dem Rendern eines Frames von Grafiken gerendert. Eine Teilmenge des Satzes von Lichtern wird ausgewählt und zum Rendern von Pixeln in einem oder mehreren Abschnitten des Frames verwendet.

Description

GEBIET
Mindestens eine Ausführungsform bezieht sich auf Computergrafik. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Computersysteme, die zum Rendern grafischer Bilder unter Verwendung verschiedener hierin beschriebener neuer Techniken verwendet werden.
HINTERGRUND
Die Behandlung von Lichtern in der Computergrafik kann erhebliche Mengen an Zeit, Speicher, Rechenleistung und anderen Computerressourcen beanspruchen. Dies gilt insbesondere für Techniken, welche z.B. Raytracing beinhalten können, ohne darauf beschränkt zu sein, und die eine gute visuelle Qualität erzeugen sollen, und für Fälle, in denen viele Lichter in einer zu rendernden Szene enthalten sind. Die Techniken zur Behandlung von Lichtern in der Computergrafik können daher verbessert werden.
Figurenliste

1 veranschaulicht ein Beispiel für ein System, das Licht-Resampling verwendet, um eine virtuelle Szene zu rendern, gemäß mindestens einer Ausführungsform;
2 veranschaulicht ein Beispiel eines Prozesses eines Renderns eines Frames einer virtuellen Szene durch mindestens Sampeln aus einer Liste von Szenenlichtern und erneutes Resampeln aus Speicherabschnitten, gemäß mindestens einer Ausführungsform;
3 veranschaulicht ein Beispiel für ein Verfahren zum Rendern eines Frames einer virtuellen Szene durch Resampeln aus einem Speicherabschnitt, gemäß mindestens einer Ausführungsform;
4 veranschaulicht ein Beispiel von Lichtern in einem virtuellen Bereich, gemäß mindestens einer Ausführungsform;
5 veranschaulicht ein Beispiel einer zufälligen Auswahl von Lichtern aus einer Liste von Szenenlichtern, gemäß mindestens einer Ausführungsform;
6 veranschaulicht ein Beispiel eines Renderns von Kacheln basierend auf einer Auswahl von einer oder mehreren vorab abgetasteten Teilmengen von Lichtern, gemäß mindestens einer Ausführungsform;
7 ist eine Darstellung einer Reservoir-basierten räumlich-zeitlichen Importance Resampling („ReSTIR“; reservoir-based spatiotemporal importance resampling)-Kandidatenauswahl unter Verwendung eines Gather-Ansatzes, gemäß mindestens einer Ausführungsform;
8 ist eine Darstellung einer ReSTIR-Kandidatenauswahl unter Verwendung eines Scatter-Ansatzes, gemäß mindestens einer Ausführungsform;
9 ist eine Darstellung einer Unterpool-Umschichtung, gemäß mindestens einer Ausführungsform;
10 ist eine Darstellung des Renderings eines Frames unter Verwendung mehrerer offener Kacheln, gemäß mindestens einer Ausführungsform;
11 ist eine Darstellung eines Beispielprozesses, der Vor-Randomisierungs- und Rendering-Zeitphasen umfasst, gemäß mindestens einer Ausführungsform;
12 veranschaulicht ein beispielhaftes Rechenzentrum, gemäß mindestens einer Ausführungsform;
13 veranschaulicht ein Verarbeitungssystem, gemäß mindestens einer Ausführungsform;
14 veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
15 veranschaulicht ein System, gemäß mindestens einer Ausführungsform;
16 veranschaulicht eine beispielhafte integrierte Schaltung, gemäß mindestens einer Ausführungsform;
17 veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
18 veranschaulicht eine APU, gemäß mindestens einer Ausführungsform;
19 veranschaulicht eine CPU, gemäß mindestens einer Ausführungsform;
20 veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice, gemäß mindestens einer Ausführungsform;
21A und 21B veranschaulichen beispielhafte Grafikprozessoren, gemäß mindestens einer Ausführungsform;
22A veranschaulicht einen Grafikkern, gemäß mindestens einer Ausführungsform;
22B veranschaulicht eine GPGPU, gemäß mindestens einer Ausführungsform;
23A veranschaulicht einen Parallelprozessor, gemäß mindestens einer Ausführungsform;
23B veranschaulicht einen Verarbeitungscluster, gemäß mindestens einer Ausführungsform;
23C veranschaulicht einen Grafik-Multiprozessor, gemäß mindestens einer Ausführungsform;
24 veranschaulicht einen Grafikprozessor, gemäß mindestens einer Ausführungsform;
25 veranschaulicht einen Prozessor, gemäß mindestens einer Ausführungsform;
26 veranschaulicht einen Prozessor, gemäß mindestens einer Ausführungsform;
27 veranschaulicht einen Grafikprozessorkern, gemäß mindestens einer Ausführungsform;
28 veranschaulicht eine PPU, gemäß mindestens einer Ausführungsform;
29 veranschaulicht einen GPC, gemäß mindestens einer Ausführungsform;
30 veranschaulicht einen Streaming-Multiprozessor, gemäß mindestens einer Ausführungsform;
31 veranschaulicht einen Software-Stack einer Programmierplattform, gemäß mindestens einer Ausführungsform;
32 veranschaulicht eine CUDA-Implementierung eines Software-Stacks aus 31, gemäß mindestens einer Ausführungsform;
33 veranschaulicht eine ROCm-Implementierung eines Software-Stacks aus 31, gemäß mindestens einer Ausführungsform;
34 veranschaulicht eine OpenCL-Implementierung eines Software-Stacks aus 31, gemäß mindestens einer Ausführungsform;
35 veranschaulicht Software, die von einer Programmierplattform unterstützt wird, gemäß mindestens einer Ausführungsform;
36 veranschaulicht die Kompilierung von Code zur Ausführung auf den Programmierplattformen der 31-34, gemäß mindestens einer Ausführungsform;
37 veranschaulicht ausführlicher die Kompilierung von Code zur Ausführung auf den Programmierplattformen der 31-34, gemäß mindestens einer Ausführungsform;
38 veranschaulicht die Übersetzung von Quellcode vor der Kompilierung des Quellcodes, gemäß mindestens einer Ausführungsform;
39A veranschaulicht ein System, das dazu konfiguriert ist, CUDA-Quellcode unter Verwendung verschiedener Arten von Verarbeitungseinheiten zu kompilieren und auszuführen, gemäß mindestens einer Ausführungsform;
39B veranschaulicht ein System, das dazu konfiguriert ist, den CUDA-Quellcode von 39A unter Verwendung einer CPU und eines CUDA-fähigen Grafikprozessors zu kompilieren und auszuführen, gemäß mindestens einer Ausführungsform;
39C veranschaulicht ein System, das dazu konfiguriert ist, den CUDA-Quellcode von 39A unter Verwendung einer CPU und einer nicht CUDA-fähigen GPU zu kompilieren und auszuführen, gemäß mindestens einer Ausführungsform;
40 veranschaulicht einen beispielhaften Kernel, der durch ein CUDA-zu-HIP-Übersetzungswerkzeug von 39C übersetzt wurde, gemäß mindestens einer Ausführungsform;
41 veranschaulicht näher eine nicht-CUDA-fähige GPU von 39C, gemäß mindestens einer Ausführungsform;
42 veranschaulicht, wie Threads eines beispielhaften CUDA-Grids auf verschiedene Recheneinheiten von 41 gemappt werden, gemäß mindestens einer Ausführungsform; und
43 veranschaulicht, wie bestehender CUDA-Code zu Data Parallel C++-Code zu migrieren ist, gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
In der folgenden Beschreibung werden zahlreiche spezifische Details aufgeführt, um ein gründlicheres Verständnis mindestens einer Ausführungsform zu ermöglichen. Einem Fachmann wird jedoch klar sein, dass die erfindungsgemäßen Konzepte auch ohne eines oder mehrere dieser spezifischen Details in die Praxis umgesetzt werden können.
In mindestens einer Ausführungsform umfasst eine Ausführungsform eines Verfahrens zum Rendern von Computergrafiken, das Reservoir-basierte Beleuchtungstechniken wie beispielsweise Reservoir-basiertes spatiotemporales bzw. räumlichzeitliches Importance Resampling (ReSTIR; reservoir-based spatiotemporal importance resampling) beinhaltet, Anpassungen, die die Nutzung von Computerhardware und Speicher optimieren, einschließlich Problemen wie beispielsweise Speicherzugriffslatenz, Cache-Kohärenz, Cache-Nutzung, Thrashing usw.
Hierin offenbarte Ausführungsformen können in einer Vielzahl von Anwendungen, Geräten und Gegebenheiten verwendet werden, einschließlich der hierin beschriebenen. Hierin beschriebene Techniken können zur Darstellung komplexer grafischer Szenen verwendet werden, wie sie beispielsweise in Videospielen, Spezialeffekten, Computeranimationen, computergestütztem Design usw. erzeugt werden können.
In verschiedenen Ausführungsformen werden hierin beschriebene Techniken zum Rendern von grafischen Szenen in Fällen verwendet, in denen eine hohe Rendering-Geschwindigkeit gewünscht ist. Beispielsweise können einige der hierin beschriebenen Operationen bzw. Betriebsabläufe und Techniken vor dem Rendern eines Einzelbilds bzw. Frames der Computergrafik oder mit geringerer Periodizität als pro Frame durchgeführt werden, um die Pro-Frame-Effizienz des Renderns zu verbessern.
In verschiedenen Ausführungsformen sind hierin beschriebene Techniken für nichtgrafische Anwendungen und Problembereiche nützlich, die ähnliche Eigenschaften wie Rendering oder Raytracing aufweisen. Beispielsweise können hierin beschriebene Ausführungsformen zur Verwendung bei einem Simulieren von Auswirkungen akustischer oder elektromagnetischer Übertragungen mit vielen Emittern angepasst werden.
1 veranschaulicht ein Beispiel eines System, das Licht-Resampling verwendet, um eine virtuelle Szene zu rendern, gemäß mindestens einer Ausführungsform. In dem Beispiel 100 von 1 erzeugt eine Rechen- bzw. Computervorrichtung 102 eine grafische Ausgabe, um eine Anzeige auf einem Bildschirm 108 zu treiben bzw. anzusteuern.
In mindestens einer Ausführungsform erzeugt die Rechenvorrichtung 102 eine grafische Ausgabe unter Verwendung einer Grafikpipeline 104 und einer Grafikkarte 106. In mindestens einer Ausführungsform umfasst eine Grafikkarte 106 einen oder mehrere Prozessoren, wie z.B. Grafikverarbeitungseinheiten. In mindestens einer Ausführungsform umfasst die Grafikpipeline 104 Software, Hardware oder Kombinationen aus Software und Hardware, um grafische Ausgaben zu erzeugen. Eine Grafikpipeline 104 kann eine grafische Ausgabe gemäß einem mehrstufigen Prozess erzeugen, wie beispielsweise einem Prozess, der die in der Grafikpipeline 104 in 1 dargestellten Stufen 110-118 umfasst. Obwohl die Stufen 110-118 in 1 als eine Sequenz dargestellt sind, können Ausführungsformen einige der dargestellten Stufen 110-118 weglassen, einige der Vorgänge 110-118 in einer anderen als der dargestellten Reihenfolge ausführen, z.B. parallel, oder zusätzlich zu den in 1 dargestellten Stufen weitere Stufen umfassen. Demgemäß ist die in 1 dargestellte Reihenfolge nicht in einer Weise auszulegen, die potenzielle Ausführungsformen nur auf solche beschränken würde, die der dargestellten Reihenfolge entsprechen.
In mindestens einer Ausführungsform umfasst eine Grafik-Pipeline 104 Software, Hardware oder eine Kombination aus Hardware und Software, um einen mehrstufigen Prozess zur Umwandlung von Anwendungsdaten in grafische Daten zu implementieren, die (mit oder ohne bestimmte Post-Pipeline-Schritte) zur Anzeige auf dem Bildschirm 108 geeignet sind. Beispielsweise kann die Grafik-Pipeline 104 einen Frame bzw. ein Bild aus Videodaten erzeugen, der bzw. das dann in ein Signal umgewandelt werden kann, um die Anzeige des Frames bzw. Bilds auf dem Bildschirm 108 zu treiben. In mindestens einer Ausführungsform können diese Stufen eine Anwendungsstufe 110, eine Geometriestufe 112, eine Transformationsstufe 114, eine Beleuchtungs- und Shading- bzw. Schattierungsstufe 116 und eine Rasterisierungs- und Texturierungsstufe 118 umfassen.
In mindestens einer Ausführungsform verwenden eine oder mehrere der Stufen 110-118 einen Lichtabtastalgorithmus, einschließlich, aber nicht notwendigerweise beschränkt auf ReSTIR, um Beleuchtungseffekte in das Rendering einer virtuellen Szene einzubeziehen.
In mindestens einer Ausführungsform umfasst eine virtuelle Szene 120 eine simulierte oder computergenerierte Umgebung, wie z.B. eine Landschaft, ein Gebäude, ein Spielfeld oder ein anderes Gebiet. Eine virtuelle Szene 120 kann manchmal auch als eine virtuelle Umgebung bezeichnet werden oder eine solche umfassen. Eine virtuelle Umgebung kann mit Datenstrukturen, grafischen Elementen und anderen Daten assoziiert sein, die den Inhalt und die Struktur der virtuellen Umgebung definieren. Zum Beispiel basiert in mindestens einer Ausführungsform eine virtuelle Szene auf einer virtuellen Umgebung, die ein Drahtgittermodell einer Landschaft, verschiedene Texturen und Objekte innerhalb der Szene usw. umfasst. Die virtuelle Umgebung kann ferner Lichter umfassen, die an verschiedenen Positionen innerhalb der Szene platziert sind.
In einigen Fällen kann eine große Anzahl solcher Lichter vorhanden sein, welches beim Rendern von Darstellungen der virtuellen Szene 120 eine Reihe von Herausforderungen mit sich bringen kann. Der Umgang mit vielen Lichtern ist ein schwieriges Problem in der Computergrafik, insbesondere für Algorithmen, die auf Raytracing basieren. Ein Ansatz zum Rendern einer virtuellen Szene wäre zum Beispiel, alle Lichtquellen in der Szene für jeden schattierten Punkt auszuwerten. Die Erhöhung der Anzahl der Lichter kann jedoch auch die Anzahl und Komplexität von zu verfolgenden Strahlen erhöhen und damit auch die Zeit, die Rechenressourcen und die Komplexität des Rendering-Prozesses erhöhen.
In mindestens einer Ausführungsform wird eine Teilmenge von Lichtern aus einer Liste 122 aller Lichter in der virtuellen Szene 120 ausgewählt. Die Teilmenge wird auf der Grundlage eines zumindest teilweise zufälligen Prozesses ausgewählt, und die ausgewählte Teilmenge wird in einem Abschnitt eines Speichers 124 gespeichert. In mindestens einer Ausführungsform wird die ausgewählte Teilmenge in einem Datensatz einer Datenstruktur gespeichert, die einer Unterteilung oder Zelle einer virtuellen Szene entspricht. In anderen Ausführungsformen ist die ausgewählte Teilmenge nicht an eine bestimmte Region der virtuellen Szene gebunden oder mit dieser assoziiert. In anderen Ausführungsformen werden die Lichter stochastisch nach einer Wahrscheinlichkeit ausgewählt, die proportional zur Intensität der Lichter oder ihrer allgemeinen Bedeutung für die Szene ist. In anderen Ausführungsformen werden Lichter stochastisch nach einer Wahrscheinlichkeit ausgewählt, die proportional zu der Bedeutung des Beitrags eines bestimmten Lichts zu einer Unterteilung der virtuellen Szene ist. Stochastische Techniken oder Prozesse, die manchmal auch als Zufallstechniken oder -prozesse bezeichnet werden können, beziehen sich allgemein auf Techniken, die zufällige, pseudozufällige oder quasi-zufällige Faktoren beinhalten. Beispiele für stochastische oder zufällige Faktoren sind unter anderem Pseudozufallszahlengeneratoren, Monte-Carlo-Sequenzen und deterministisches Hashing, ohne darauf beschränkt zu sein.
Nach der Speicherung in dem Abschnitt des Speichers 124 kann die ausgewählte Teilmenge von Lichtern verwendet werden, um Pixel in einer Darstellung der virtuellen Szene zu rendern. Der Prozess des Auswählens von Lichtern aus der Liste der Lichter 122 kann jedoch verschiedene Hindernisse für ein effizientes Rendering verursachen. Wie erwähnt, ist der Lichtauswahlprozess zumindest teilweise zufällig, und kann insoweit der Zugriff auf die Liste der Lichter 122 ebenfalls zumindest teilweise zufällig sein und den Zugriff auf weit voneinander entfernte Speicherbereiche beinhalten. Die Liste 122 kann auch sehr groß sein und potenziell Tausende, Zehntausende oder sogar Millionen von Lichtern beinhalten. Demgemäß kann der Zugriff auf die ausgewählten Lichter innerhalb der Liste verschiedene Ineffizienzen verursachen, wie beispielsweise solche, die Speicherzugriffslatenz, Cache-Kohärenz, Cache-Auslastung, Thrashing usw. involvieren.
In mindestens einer Ausführungsform bezieht sich ein Licht auf eine virtuelle Beleuchtungsquelle. In mindestens einer Ausführungsform kann es sich dabei um Lichtquellen handeln, die Licht aussenden oder reflektieren. Einem Licht können Eigenschaften zugeordnet sein, darunter eine Position des Lichts innerhalb einer virtuellen Szene und ein Intensitätswert. Einem Licht kann zum Beispiel ein x-, y-, z-Wert zugeordnet sein, der die Position des Lichts innerhalb der virtuellen Szene angibt, sowie ein Wert, der angibt, wie hell das Licht ist. Einem Licht können auch zusätzliche Eigenschaften zugeordnet sein, wie z.B. Parameter, die die Intensität, die Farbe, das Streuungsmuster usw. beschreiben. Wie hierin verwendet, bezieht sich der Begriff „Licht“ allgemein auf Daten, die das Licht beschreiben, wie beispielsweise solche, die Eigenschaften und Parameter wie diese darstellen.
In mindestens einer Ausführungsform verwenden die Stufen 110-118 der Grafikpipeline 114 die in dem Speicherabschnitt 124 gespeicherten Lichter, um Teile der virtuellen Szene zu rendern. In mindestens einer Ausführungsform rendert die Rechenvorrichtung 102 einen Frame von Grafiken durch zunächst zufälliges Auswählen einer Teilmenge von Lichtern aus der Liste der Lichter 122 und Speichern der Teilmenge in dem Speicherabschnitt 154. Dies geschieht, in mindestens einer Ausführungsform, vor dem Rendern eines Frames. Während des Renderns des Frames rendert die Rechenvorrichtung 102 ein Pixel durch zufälliges Auswählen eines oder mehrerer Lichter aus dem Speicherabschnitt 124. Es wird angemerkt, dass sich die zufällige Abtastung von Lichtern auf die Verwendung eines oder mehrerer stochastischer Prozesse zur Auswahl von Lichtern aus einem Pool von Lichtern bezieht. Ein stochastischer Prozess beinhaltet, in mindestens einer Ausführungsform, jede beliebige Technik zum Auswählen eines Lichts aus einem Pool, der zumindest irgendein Element des Zufalls, des Pseudozufalls oder des Quasi-Zufalls integriert. In mindestens einer Ausführungsform wählt ein stochastischer Prozess ein Licht auf der Grundlage von Wahrscheinlichkeiten aus, die proportional zur Intensität des Lichts sind, so dass hellere Lichter mit größerer Wahrscheinlichkeit ausgewählt werden als schwächere Lichter. Ein Pool von Lichtern bezieht sich auf Lichter, die Kandidaten für die Auswahl sind bzw. für die Auswahl in Frage kommen.
2 veranschaulicht ein Beispiel eines Prozesses zum Rendern eines Frames einer virtuellen Szene durch Abtasten bzw. Sampeln aus einer Liste von Szenenlichtern und erneutes Abtasten bzw. Resampeln aus Speicherabschnitten, gemäß mindestens einer Ausführungsform.
Obwohl der Beispielprozess 200 als eine Sequenz von Vorgängen bzw. Operationen dargestellt ist, wird begrüßt, dass in Ausführungsformen die dargestellten Operationen auf verschiedene Weisen geändert werden können, und dass einige Operationen weggelassen, neu angeordnet oder parallel zu anderen Operationen ausgeführt werden können, es sei denn, eine Reihenfolge ist explizit angegeben oder logisch impliziert, wie beispielsweise dann, wenn die Eingabe eines Operation von der Ausgabe einer anderen Operation abhängt.
Die in 2 dargestellten Operationen können von einem System, wie beispielsweise dem in 1 dargestellten System 100, durchgeführt werden, das mindestens einen Prozessor und einen Speicher mit gespeicherten Anweisungen umfasst, die als Reaktion auf die Ausführung durch den mindestens einen Prozessor das System veranlassen, die dargestellten Operationen durchzuführen. In mindestens einer Ausführungsform werden die Operationen durch eine Kombination aus Hardware und Software durchgeführt, wobei die Hardware eine oder mehrere APUs, CPUs, GPUs, PPUs, GPGPUs, Parallelprozessoren, Verarbeitungscluster, Grafikprozessoren, Multiprozessoren usw. umfasst, wie in den verschiedenen Figuren hierin dargestellt. In mindestens einer Ausführungsform umfasst die Software Bibliotheken wie z.B. CUDA, OpenGL, OpenLC, ROCm, und kann auch Betriebssystemsoftware beinhalten.
Bei 202 erstellt das System in mindestens einer Ausführungsform eine Wahrscheinlichkeitsdichtefunktion für ein oder mehrere Lichter in der Liste von Lichtern 122. In mindestens einer Ausführungsform gibt die Wahrscheinlichkeitsdichtefunktion eine Wahrscheinlichkeit für die Auswahl eines bestimmten Lichts an. In mindestens einer Ausführungsform berücksichtigt die Wahrscheinlichkeitsdichtefunktion die Auswirkungen verschiedener Parameter, wie z.B. Lichtintensität, Farbe, Entfernung von einem zu rendernden Punkt usw., so dass einige Lichter (z.B. diejenigen, die am wahrscheinlichsten signifikant zu Beleuchtung beitragen) mit größerer Wahrscheinlichkeit ausgewählt werden als andere.
In mindestens einer Ausführungsform wird eine Alternative zu einer Wahrscheinlichkeitsdichtefunktion verwendet. In mindestens einer Ausführungsform werden Lichter nach dem Zufallsprinzip ausgewählt, wobei die Wahrscheinlichkeit, ein bestimmtes Licht auszuwählen, gleich groß ist. In mindestens einer Ausführungsform kann für solche Fälle eine Zufallszahl verwendet werden, um einen Index für die Liste der Lichter zu erzeugen. Verschiedene Strukturen, wie beispielsweise Bäume oder Felder bzw. Arrays, können zur Speicherung der Liste verwendet werden, und können verwendet werden, um die Auswahl eines Lichts in Verbindung mit einem oder mehreren stochastischen Prozessen zu erleichtern, die in einigen Ausführungsformen die Verwendung eines Zufallszahlengenerators beinhalten können.
Bei 204 wählt in mindestens einer Ausführungsform das System eine Teilmenge von Lichtern aus der Liste von Lichtern aus. In mindestens einer Ausführungsform werden die Lichter unter Verwendung eines oder mehrerer stochastischer Prozesse ausgewählt, wie sie gerade in Bezug auf eine Wahrscheinlichkeitsdichtefunktion beschrieben wurden. Die Anzahl von Lichtern, die für die Teilmenge ausgewählt werden, kann zwischen Ausführungsformen basierend auf Faktoren wie beispielsweise der Größe der zu rendernden Abschnitte, der Größe von Speicherstrukturen wie dem Prozessor-Cache, und so weiter variieren. In mindestens einer Ausführungsform werden Sätze von Lichtern und Teilmengen dieser Lichter so ausgewählt, dass Beleuchtungsinformationen in einer oder mehreren Ebenen von Prozessor-Caches gespeichert werden können.
Bei 206 speichert in mindestens einer Ausführungsform das System die Teilmenge von Lichtern in einem Speicherabschnitt. Der Speicherabschnitt kann ein Teil von Computerspeicher sein, wie z.B. ein Speicherbereich, der von einer Direktzugriffsspeicher („RAM“)-Vorrichtung implementiert wird, oder ein Bereich eines virtuellen Computerspeichers. In mindestens einer Ausführungsform ist der Speicherabschnitt ein zusammenhängender Bereich eines physischen oder virtuellen Computerspeichers. In mindestens einer Ausführungsform ist der Speicherabschnitt ein Speicher innerhalb eines Prozessor-Caches. In mindestens einer Ausführungsform führt das Lesen oder Schreiben von Lichtinformationen unter Verwendung einer High-Level-Datenstruktur, wie z.B. ein Array oder eine verknüpfte Liste, das bzw. die in einer Programmiersprache definiert ist, dazu, dass die Teilmenge von Lichtern in einem Speicherabschnitt gespeichert wird. Zum Beispiel kann das Lesen von Lichtinformationen aus einem RAM-Abschnitt dazu führen, dass die Lichtinformationen auch in einem Cache-Speicherabschnitt gespeichert werden.
Bei 208 wählt in mindestens einer Ausführungsform das System zusätzliche Teilmengen von Lichtern aus und speichert diese. Die Anzahl von ausgewählten und geladenen Teilmengen kann zwischen Ausführungsformen variieren. In mindestens einer Ausführungsform werden Teilmengen so ausgewählt und in Speicherabschnitte geladen, dass während des Renderings eines gegebenen Frames die Teilmenge so lange effizient zugänglich bleibt (z.B. im Cache), wie sie benötigt wird. Eine geeignete Anzahl von Teilmengen kann im Allgemeinen durch Experimentieren oder durch Berücksichtigung der Speichereigenschaften des jeweiligen Systems, auf dem das Rendering durchgeführt wird, gefunden werden, und kann außerdem von Variationen des Algorithmus abhängen, der zum Rendern von Pixeln innerhalb des Frames verwendet wird. Beispielsweise können Multiprozessorsysteme mit einer Vielzahl von Caches eine ausreichende Anzahl von Teilmengen laden, so dass jeder Cache einen Speicherabschnitt mit einer Teilmenge von Lichtern enthält.
Bei 210 wird in mindestens einer Ausführungsform ein Grafik-Frame auf der Grundlage von Lichtern gerendert, die aus den in dem Speicherabschnitt gespeicherten Lichtern neu abgetastet bzw. resampelt wurden. In mindestens einer Ausführungsform wird der Frame in Kacheln unterteilt, und wird jede Kachel unter Verwendung eines oder mehrerer aus dem Speicherabschnitt gesampelter Lichter gerendert. In mindestens einer Ausführungsform wird nach dem Rendern dieser Kacheln eine andere Teilmenge, die in einen separaten Speicherabschnitt geladen wurde, zum Rendern anderer Kacheln verwendet. Dieser Vorgang kann dann wiederholt werden, bis der gesamte Frame gerendert ist.
3 veranschaulicht ein Beispiel eines Prozesses zum Rendern eines Frames einer virtuellen Szene durch Resampeln bzw. Neuabtasten aus einem Speicherabschnitt, gemäß mindestens einer Ausführungsform. Obwohl der Beispielprozess 300 als eine Abfolge von Operationen dargestellt ist, versteht sich, dass in Ausführungsformen die dargestellten Operationen auf verschiedene Weisen geändert werden können und dass einige Operationen weggelassen, neu angeordnet oder parallel zu anderen Operationen durchgeführt werden können, außer wenn eine Reihenfolge ausdrücklich angegeben oder logisch impliziert ist, z.B. wenn die Eingabe einer Operation von der Ausgabe einer anderen Operation abhängt.
Die in 3 dargestellten Operationen können von einem System, wie beispielsweise dem in 1 dargestellten System 100, durchgeführt werden, das mindestens einen Prozessor und einen Speicher mit gespeicherten Anweisungen umfasst, die im Ansprechen auf die Ausführung durch den mindestens einen Prozessor das System veranlassen, die dargestellten Operationen durchzuführen. In mindestens einer Ausführungsform werden die Operationen durch eine Kombination aus Hardware und Software durchgeführt, wobei die Hardware eine oder mehrere APUs, CPUs, GPUs, PPUs, GPGPUs, Parallelprozessoren, Verarbeitungscluster, Grafikprozessoren, Multiprozessoren usw. beinhaltet, wie in den verschiedenen Figuren hierin dargestellt. In mindestens einer Ausführungsform umfasst die Software Bibliotheken wie z.B. CUDA, OpenGL, OpenLC, ROCm, und kann auch Betriebssystemsoftware beinhalten.
Bei 302 führt in mindestens einer Ausführungsform das System eine Pre-Frame-Verarbeitung durch, einschließlich des Samplings von Lichtern aus der Liste aller Szenenlichter und des Speicherns der gesampelten Lichter in einem oder mehreren Speicherabschnitten. In mindestens einer Ausführungsform erfolgt die Abtastung aus weniger als allen Szenenlichtern, sondern aus einem Pool, der eine große Anzahl von Lichtern umfasst, so dass die Abtastung aus diesem Pool zu Leistungsproblemen aufgrund von Problemen wie der ineffizienten Nutzung des verfügbaren Prozessor-Cache-Speichers führt. Zum Beispiel könnte in mindestens einer Ausführungsform der Pool klein genug sein, um in einen L3-Cache zu passen, aber zu groß, um in einen effizienteren L2-Cache zu passen.
Pre-Frame-Verarbeitung bezieht sich in mindestens einer Ausführungsform auf die Verarbeitung, die vor dem Rendern eines einzelnen Frames einer Darstellung einer computergenerierten Szene erfolgt. Wie hierin verwendet, bezieht sich der Begriff des „Frame“ im Allgemeinen auf einen einer Reihe von Frames, die zur Erzeugung einer animierten Sequenz erzeugt wurden, kann aber in bestimmten Ausführungsformen auch zur Bezugnahme auf einzelne Instanzen eines computergenerierten Bilds verwendet werden.
Bei 304 wählt in mindestens einer Ausführungsform das System eine Kachel zum Rendern aus. In mindestens einer Ausführungsform wird ein Frame in Kacheln unterteilt, von denen jede einen Teil des Frames repräsentiert. In mindestens einer Ausführungsform basiert die Größe oder Anzahl der Kacheln zumindest teilweise auf Faktoren, die die Anzahl von aus der Liste von Lichtern erhaltenen Muster, die Anzahl von Speicherabschnitten, in welchen diese Muster gespeichert sind, die Anzahl von Prozessoren, GPUs usw., die für das Rendering verfügbar sind, die Anzahl verfügbarer Threads usw. beinhalten können.
Bei 306 wählt in mindestens einer Ausführungsform das System einen Speicherabschnitt aus, aus welchem es Lichter neu abtasten wird. In mindestens einer Ausführungsform geschieht dies durch Zuweisung eines Prozessors oder eines Ausführungs-Threads zum Rendern einer Kachel, konfiguriert derart, dass der Prozessor oder Thread Samples bzw. Abtastwerte aus dem ausgewählten Speicherabschnitt zieht.
Bei 308 rendert in mindestens einer Ausführungsform das System Pixel, die in die Kachel fallen, durch Abtastung aus dem identifizierten Speicherabschnitt. Wie hierin ausführlicher beschrieben, kann ein Pixel innerhalb einer Kachel in mindestens einer Ausführungsform durch zufälliges Resampling eines oder mehrerer Lichter aus den in dem Speicherabschnitt gespeicherten Abtastwerten und unter Verwendung der in dem Speicherabschnitt gespeicherten Lichtinformationen, um zu bestimmen, wie das Pixel zu rendern ist, gerendert werden. Zum Beispiel können die neu abgetasteten Lichter in mindestens einer Ausführungsform verwendet werden, um Raytracing durchzuführen.
Bei 310 bestimmt das System in mindestens einer Ausführungsform, ob weitere Kacheln gerendert werden müssen. Ist dies der Fall, können die in Bezug auf die Elemente 304 bis 308 beschriebenen Operationen erneut durchgeführt werden. In mindestens einer Ausführungsform wird für jede gerenderte Kachel ein neuer Speicherabschnitt verwendet. In mindestens einer Ausführungsform wird ein gegebener Speicherabschnitt für einen ersten Satz von Kacheln wiederverwendet, wird ein neuer Speicherabschnitt für die Verwendung mit einem zweiten Satz ausgewählt, und so weiter. In mindestens einer Ausführungsform werden mehrere Sätze von Kacheln parallel gerendert, und kann jeder in mindestens einer Ausführungsform einen anderen Speicherabschnitt verwenden.
Bei 312 gibt in mindestens einer Ausführungsform das System den gerenderten Frame aus. In mindestens einer Ausführungsform umfasst dies die Bereitstellung von Daten für den fertigen Frame an eine andere Komponente innerhalb des Systems, wie beispielsweise eine Komponente, die eine Anzeige ansteuert.
In mindestens einer Ausführungsform wird das Rendern von Pixeln in der Nähe von Kachelrändern durch die Verwendung zusätzlicher stochastischer Faktoren, einschließlich zufälliger, pseudozufälliger, quasi-zufälliger Faktoren und/oder determinativer Faktoren, angepasst, um Artefakte im gerenderten Bild zu reduzieren oder zu verhindern. Beispielsweise kann ein Dithering-Prozess in Verbindung mit dem obigen Element 308 verwendet werden, so dass für ein Pixel in der Nähe einer Kachelgrenze der Satz von Speicherabschnitten, aus welchen Lichter ausgewählt werden, auf der Grundlage irgendeines zufälligen Elements oder Rauschens variierend gemacht wird.
4 veranschaulicht ein Beispiel von Lichtern in einem virtuellen Bereich, gemäß mindestens einer Ausführungsform. In dem Beispiel 400 von 4 ist ein virtueller Bereich 402 ein dreidimensionaler Bereich, der in einer Draufsicht und einer Seitenansicht dargestellt ist. Ein Gelände 408 ist in dem dargestellten Beispiel eines virtuellen Bereichs 402 enthalten, aber ein virtueller Bereich 402 kann eine Vielzahl von Merkmalen, wie beispielsweise das dargestellte Gelände 408, sowie andere, in der Figur nicht dargestellte Merkmale, wie beispielsweise Charaktere, Hindernisse, Wände und andere Objekte, beinhalten oder weglassen.
In mindestens einer Ausführungsform sind in dem virtuellen Bereich 502 an verschiedenen Positionen innerhalb des Bereichs 402 auch Lichter 410 enthalten. Diese Lichter 410 emittieren eine Beleuchtung, die beim Rendern eines computergenerierten Bilds basierend auf dem virtuellen Bereich 402 berücksichtigt werden kann. Es kann viele solcher Lichter 410 geben, die möglicherweise in die Hunderte, Tausende oder Millionen gehen. Die Handhabung von Lichtern in diesen Mengen kann bei einigen Ansätzen schwierig oder unpraktisch sein.
5 zeigt ein Beispiel für die zufällige Auswahl von Lichtern aus einer Liste von Szenenlichtern, gemäß mindestens einer Ausführungsform. In dem Beispiel 500 umfasst eine Szene 506 eine Anzahl von Szenenlichtern 508. Es kann eine sehr große Anzahl von Szenenlichtern 508 geben, z.B. Hunderte, Tausende oder Millionen von Lichtern. Diese Lichter können in Speicher oder einer Speichervorrichtung als eine Liste von Szenenlichtern 504 gespeichert sein.
In mindestens einer Ausführungsform umfasst eine Liste von Szenenlichtern 504 ein oder mehrere Speicherfelder, in denen Informationen, die die Szenenlichter 508 beschreiben, gespeichert sind. Zu Beschreibungszwecken können Informationen, die eine Szenenbeleuchtung beschreiben, hierin als Lichtinformationen, Lichtdaten oder als ein Licht bezeichnet sein. In mindestens einer Ausführungsform umfasst eine Liste von Szenenlichtern eine Datenstruktur wie beispielsweise ein Array, eine verknüpfte Liste, einen Baum, einen B-Baum usw. Eine Liste von Szenenlichtern 504 kann in einem Speicher mit wahlfreiem Zugriff („RAM“), auf einem Langzeitspeicher wie einem Festkörperlaufwerk oder einer mechanischen Festplatte oder in einer anderen Struktur gespeichert sein. Diese Beispiele sollen der Veranschaulichung dienen und sind nicht so zu verstehen, dass sie mögliche Ausführungsformen nur auf solche beschränken, die die angegebenen spezifischen Beispiele enthalten.
In mindestens einer Ausführungsform werden abgetastete Lichter 502 aus der Liste von Szenenlichtern 504 basierend auf einem oder mehreren Prozessen identifiziert, die zumindest teilweise stochastisch sind und verschiedene Zufalls-, Quasi-Zufalls- oder Pseudo-Zufallsfaktoren umfassen können. In mindestens einer Ausführungsform enthält die Liste von Szenenlichtern 504 beispielsweise N Lichter, die in einem Array A mit N Speicherplätzen gespeichert sind. In diesem Ausführungsbeispiel kann ein stochastischer Prozess eine Zufallszahl zwischen 0 und N-1 generieren und Zugriff auf das unter A[N] gespeicherte Licht erhalten. Wie in dem Beispiel 500 dargestellt, kann jeder Zugriff auf einen anderen Teil der Liste von Szenenlichtern 504 erfolgen. Wie in dem Beispiel 500 dargestellt, kann jeder Zugriff auf die Liste 504 an einer anderen, zufälligen Stelle erfolgen. Es versteht sich, dass diese Beispiele zur Veranschaulichung gedacht sind und als solche nicht in einer Weise auszulegen sind, die mögliche Ausführungsformen auf nur solche einschränken würde, die die angegebenen spezifischen Beispiele enthalten.
In mindestens einer Ausführungsform stützt sich ein ReSTIR-Algorithmus auf die Zufallsgenerierung bzw. Randomisierung, um Bilder mit vielen Lichtern zu erzeugen, aber in einigen Fällen kann diese Zufallsgenerierung zu schlechter Leistung führen. Wie hierin beschrieben, können diese Leistungsprobleme jedoch durch die Verwendung einer Pre- bzw. Vor-Randomisierung von Samples behoben werden. Eine hierin beschriebene Technik verwendet beispielsweise eine Pro-Frame-Vorverarbeitungstechnik für jedes Bild, um Samples ausreichend zu permutieren oder zu stören, um eine (unverzerrte) Bildkonvergenz zu gewährleisten. In mindestens einer Ausführungsform werden diese vor-randomisierten Samples in einer Datenstruktur gespeichert, auf die auf eine Weise zugegriffen werden kann, die eine ineffiziente Nutzung von Cache-Speicher vermeidet. Beispielsweise kann ein Array oder eine andere Struktur durch geeignete Dimensionierung innerhalb eines Prozessor-Caches gespeichert werden. Die Vor-Randomisierung von Samples kann durch Verlagern inkohärenter Speicherzugriffe in eine Vorverarbeitungsphase, anstatt inkohärente Speicherzugriffe während des Renderings pro Pixel zu verursachen, Effizienzgewinne bereitstellen. Zusätzliche Leistung kann gewonnen werden, wenn diese Vorverarbeitungsstufe kürzer ist oder weniger Speicherplatz benötigt als andere Verfahren zur Erzeugung von Kandidaten pro Pixel.
Eine Rendering-Technik wie beispielsweise ReSTIR kann iterative Anwendungen des Resampled Importance Resampling (RIS) zur Entkopplung von Berechnungshäufigkeiten verwenden: $\int f_{0} (x) f_{1} (x) f_{2} (x) d x \approx \frac{1}{N_{0}} \sum [f_{0} (x_{i}) \frac{1}{N_{1}} \sum [f_{1} (x_{j}) \frac{1}{N_{2}} \sum \frac{f_{2} (x_{k})}{p (x_{k})}]]$
Dies zerlegt das Integral / f₀(x) f₁(x) f₂(x) dx in eine Summe über Terme, die bei verschiedenen Frequenzen ausgewertet werden. Bei einigen Implementierungen hiervon kann es zu Inkohärenzproblemen und schlechter Leistung kommen. Beispielsweise können in Ausführungsformen, die Techniken wie beispielsweise ReSTIR verwenden, Inkohärenzprobleme dadurch entstehen, dass die Samples x_k spärlich über eine Liste verteilt sind, die potenziell sehr lang sein kann. In mindestens einer Ausführungsform kann jedoch vor der Auswahl des Satzes von Samples {x_k} ein erneutes Resampled Importance Sampling („RIS“) durchgeführt werden, um die Inkohärenz zu verringern.
Die hierin beschriebenen Techniken können durch Untersuchen von zwei entarteten Formen von RIS besser verstanden werden. Es sei ein Standard-RIS-Schätzer angenommen: $\int f (x) dx \approx \frac{1}{N} \sum [\frac{f (x_{i})}{\hat{p} (x_{i})} \frac{1}{M} \sum \frac{\hat{p} (x_{j})}{q (x_{j})}]$
Dann seien die beiden Entartungsfälle (d.h., p(x) = f(x), und p(x) = p(x)) untersucht: $\int f (x) dx \approx \frac{1}{N} \sum [\frac{f (x_{i})}{f (x_{i})} \frac{1}{M} \sum \frac{f (x_{j})}{p (x_{j})}] = \frac{1}{N} \sum [\frac{1}{M} \sum \frac{f (x_{j})}{p (x_{j})}]$
$\int f (x) dx \approx \frac{1}{N} \sum [\frac{f (x_{i})}{\hat{p} (x_{i})} \frac{1}{M} \sum \frac{\hat{p} (x_{j})}{\hat{p} (x_{j})}] = \frac{1}{N} \sum [\frac{f (x_{j})}{\hat{p} (x_{i})} \frac{1}{M} \sum 1]$
Der erste scheint wie ein geschichtetes Sample über Zufallsschichten zu sein. Bei dem zweiten wird immer noch RIS angewandt, indem zunächst M Samples ausgewählt werden und dann eine Teilmenge N davon ausgewählt wird. Es ergibt sich jedoch derselbe Schätzer wie bei einem direkten Sampeln der N Elemente. Es wird angemerkt dass das Element $\frac{1}{M} \sum 1$
gestrichen werden könnte.
Erneut könnte eine Technik wie beispielsweise ReSTIR in etwa die folgende Form annehmen: $\int f_{0} (x) f_{1} (x) f_{2} (x) dx \approx \frac{1}{N_{0}} \sum [f_{0} (x_{i}) \frac{1}{N_{1}} \sum [f_{1} (x_{j}) \frac{1}{N_{2}} \sum \frac{f_{2} (x_{k})}{p (x_{k})}]]$
Dies verwendet eine inkohärente Liste von Lichtern (L) und tastet bzw. sampelt diese zunächst in eine kleinere Teilmenge {x_k} der Größe N₂ ab, unterabtastet bzw. subsampelt diesen Satz dann in eine (noch) kleinere Teilmenge {x_j} der Größe N₁, und subsampelt diese dann in eine Teilmenge {x_i} der Größe N₀.
In mindestens einer Ausführungsform können bei der Vor-Randomisierung weiterhin Samples verwendet werden, die gemäß p(x)verteilt sind, aber aus einer kleineren und kohärenteren Menge im Speicher: $\int f_{0} (x) f_{1} (x) f_{2} (x) dx \approx \frac{1}{N_{0}} \sum [f_{0} (x_{i}) \frac{1}{N_{1}} \sum [f_{1} (x_{j}) \frac{1}{N_{2}} \sum [\frac{f_{2} (x_{k})}{p (x_{k})} \frac{1}{N_{3}} \sum \frac{p (x_{l})}{p (x_{l})}]]]$
Dies subsampelt {L} in vier Teilmengen: (L) → {x_l} → {x_k} → {x_j} → {x_i}. Die innere Summe ist entartet: $\frac{1}{N_{3}} \sum \frac{p (x_{l})}{p (x_{l})} \equiv 1$
In mindestens einer Ausführungsform kann diese numerische Schätzung: $\int f_{0} (x) f_{1} (x) f_{2} (x) d x \approx \frac{1}{N_{0}} \sum [f_{0} (x_{i}) \frac{1}{N_{1}} \sum [f_{1} (x_{j}) \frac{1}{N_{2}} \sum [\frac{f_{2} (x_{k})}{p (x_{k})} \frac{1}{N_{3}} \sum \frac{p (x_{l})}{p (x_{l})}]]]$
berechnet werden durch Heranziehen der Domäne {L}, wobei in mindestens einer Ausführungsform {L} eine Menge von emittierenden Dreiecken ist, die den Szenenlichtern entsprechen. In mindestens einer Ausführungsform werden dann N₃ Samples aus {L} erhalten, entsprechend der Verteilung p(x), um {x_l} zu erhalten. Da die Einfügung in {x_l} gemäß p(x) erfolgt, sind Samples in {x_l} bereits gemäß p(x) verteilt. Dies bedeutet, dass N₂ Samples gleichmäßig aus {x_l} erhalten werden, um {x_k} zu erhalten. Dann fahren Ausführungsformen damit fort, {x_j} und {x_i} aus diesem Satz von Samples {x_k} zu sampeln.
Formen des Resampling können als stratifiziert bzw. geschichtet und unstratifiziert bzw. ungeschichtet klassifiziert werden. Die oben beschriebene Form mit geschachtelten Summen ist ein geschichteter Ansatz: $\int f (x) dx \approx \frac{1}{N} \sum_{i = 1}^{N} (\frac{f (x_{i})}{\hat{p} (x_{i})} (\frac{1}{M} \sum_{j = 1}^{M} \frac{\hat{p} (x_{ij})}{p (x_{ij})}))$
Dabei werden M*N Kandidaten x_ij verwendet.
Die ungeschichtete Form kann wie folgt formuliert werden: $\int f (x) dx \approx (\frac{1}{N} \sum_{i = 1}^{N} \frac{f (x_{i})}{\hat{p} (x_{i})}) (\frac{1}{M} \sum_{j = 1}^{M} \frac{\hat{p} (x_{j})}{p (x_{j})})$
Dies erfordert möglicherweise nur M Kandidaten x_j und kann diese Kandidaten wiederverwenden, um alle N Samples zu erhalten. Bei dieser vor-randomisierten Form von RIS: $\int f_{0} (x) f_{1} (x) f_{2} (x) dx \approx \frac{1}{N_{0}} \sum [f_{0} (x_{i}) \frac{1}{N_{1}} \sum [f_{1} (x_{j}) \frac{1}{N_{2}} \sum [\frac{f_{2} (x_{k})}{p (x_{k})} \frac{1}{N_{3}} \sum \frac{p (x_{l})}{p (x_{l})}]]],$
kann die vor-randomisierte Menge tatsächlich aus der Summe herausgezogen werden, falls es akzeptabel ist, ein gewisses Maß an Stratifikation bzw. Schichtung aufzugeben: $\int f_{0} (x) f_{1} (x) f_{2} (x) dx \approx (\frac{1}{N_{0}} \sum [f_{0} (x_{i}) \frac{1}{N_{1}} \sum [f_{1} (x_{j}) \frac{1}{N_{2}} \sum \frac{f_{2} (x_{k})}{p (x_{k})}]]) (\frac{1}{N_{3}} \sum \frac{p (x_{l})}{p (x_{l})}) .$
Da dies eine Stratifikation war, die ohne den zusätzlichen Satz von N₃ Samples {x_l} nicht der Fall wäre, ist dies in einigen Ausführungsformen möglicherweise kein signifikanter Faktor.
In mindestens einer Ausführungsform kann auch eine teilweise Stratifikation erfolgen, bei der mehrere Sätze {x_l} verwendet werden, wobei jedoch weniger als die für eine vollständige Stratifikation erforderliche Anzahl verwendet wird (in diesem Fall wären das N₀N₁N₂ verschiedene Sätze {x_l}). Und der entartete Term $\frac{1}{N_{3}} \sum \frac{p (x_{l})}{p (x_{l})}$
hebt sich auf, egal wo er eingesetzt wird, was auf Flexibilität hindeutet. Verschiedene Ausführungsformen können darauf beruhen, wie diese „partielle Stratifikation“ in verschiedenen Vor-Randomisierungs-Algorithmen erfolgt, wie hierin beschrieben.
In einer beispielhaften Ausführungsform werden eine Vor-Randomisierungs-Phase und eine Render-Zeit-Phase durchgeführt. Eine beispielhafte Darstellung für einen solchen Algorithmus ist in 11 dargestellt.
Eine Vor-Randomisierungs-Phase kann umfassen: 1) Eingabe einer Liste von Licht-Samples L, einer Anzahl von Teilmengen S_i = {x_L} die zu erzeugen ist, und einer Größe K für jede Teilmenge; und 2) Erlangen, für jede der S_i Teilmengen, von K Lichtern aus L gemäß der Wahrscheinlichkeitsdichtefunktion p(x) „anfänglicher Lichtkandidaten“. Beispielsweise p(x) ∝ L_e(x), d.h. die Sendeleistung eines jeden Lichts.
In einer Render-Zeit-Phase werden für jedes Pixel, anstatt M Samples aus der Gesamtliste der Licht-Samples {L}, unter Verwendung der Verteilung p(x) zu ziehen, M Samples gleichmäßig aus einer der vor-randomisierten Licht-Teilmengen S_i = {x_l} gezogen. Dieses gleichmäßige Sampling kann in einer stratifizierten und verschachtelten Weise erfolgen, um sicherzustellen, dass die Traversierung von S_i maximal kohärent ist.
6 zeigt ein Beispiel für das Rendern von Kacheln auf der Grundlage einer Auswahl von einer oder mehreren vorab abgetasteten Teilmengen von Lichtern, gemäß mindestens einer Ausführungsform. Wie durch das Beispiel 600 dargestellt, kann ein Frame 602 in Kacheln unterteilt werden, und kann jede Kachel separat gerendert werden. In mindestens einer Ausführungsform werden während einer Pre-Frame-Verarbeitung mehrere Teilmengen von Lichtern erzeugt. In mindestens einer Ausführungsform wird jede Teilmenge in einer separaten Datenstruktur oder einem separaten Speicherabschnitt gespeichert. Eine Ausführungsform eines Rendering-Algorithmus kann einen Schritt beinhalten, in dem eine Teilmenge von Lichtern zur Verwendung beim Rendern einer Kachel ausgewählt wird. Während des Renderns resampeltjedes Pixel aus einer Teilmenge S_i der ursprünglichen Lichtliste {L}. Um Warp-Kohärenz zu gewährleisten, sollten aktive Threads, die sich Prozessor-Cache oder andere Speicherressourcen teilen, aus derselben Teilmenge S_i resampeln.
Alle Pixel in einer Bildkachel können aus demselben S_i sampeln. In dem Beispiel 600 werden beispielsweise alle Pixel ausgehend von einer ersten Kachel 604 auf der Grundlage von Pixeln gerendert, die aus der Teilmenge S₁ resampelt wurden, werden alle Pixel einer zweiten Kachel 606 unter Verwendung von Pixeln gerendert, die aus S₂ resampelt wurden, werden Pixel einer dritten Kachel 608 unter Verwendung von Pixeln gerendert, die aus S₃ resampelt wurden, und werden Pixel einer vierten Kachel 610 unter Verwendung von Pixeln gerendert, die aus S₄ resampelt wurden.
In mindestens einer Ausführungsform wird eine Sollkachelgröße auf der Grundlage der Hardwarekonfiguration konfiguriert. Experimente haben gezeigt, dass in einigen Ausführungsformen 8x8 und 16x16 Kacheln zu einer guten Leistung führen können. In diesen Ausführungsformen führten größere Kacheln zu Artefakten, während die Verwendung von 4x4-Bildkacheln die Inkohärenz erhöhte und dadurch die Leistung verringerte.
7 ist eine Darstellung eines möglichen Ansatzes für die Auswahl von Kandidaten für eine Sampling-Technik wie beispielsweise ReSTIR. In dem Beispiel 700 wird ein Gather- bzw. Sammelansatz verwendet. Wie in dem Beispiel 700 dargestellt, besteht ein Frame 702 aus verschiedenen Pixeln 706, 708, die jeweils auf der Grundlage einer Teilmenge von Lichtern gerendert werden, die nach dem Zufallsprinzip aus einer Liste von Lichtern 402 gezogen werden. In diesem Beispiel wird davon ausgegangen, dass die Teilmenge vor dem Rendern des Frames identifiziert und für verschiedene Pixel innerhalb des Frames 702 wiederverwendet wird. Um ein Pixel 706 zu rendern, werden zweiunddreißig Lesevorgänge, von #1 bis #32, aus der Liste 704 durchgeführt, um Informationen von Lichtern 710 in der identifizierten Teilmenge zu erhalten, die aber in der Liste von Lichtern 704 gespeichert sind, die alle Szenenlichter umfasst (in diesem Beispiel vier Millionen Szenenlichter). Wenn anschließend ein anderes Pixel 708 gerendert wird, unter Verwendung derselben Teilmenge von Lichtern, kann das System erneut die Lesevorgänge #1 bis #32 durchführen, um auf dieselbe Teilmenge von Lichtern aus der Liste von Lichtern 704 zuzugreifen. Da jedoch andere Pixel unter Verwendung anderer Lichtern (z.B. Lichtern aus einer anderen Teilmenge) gerendert worden sein können, befinden sich die Lichter aus der ursprünglichen Teilmenge nicht mehr im Cache. Daher kann dieser Ansatz problematische Leistungsmerkmale aufweisen.
8 ist eine Darstellung der ReSTIR-Kandidatenauswahl unter Verwendung eines Scatter- bzw. Streuungsansatzes, gemäß mindestens einer Ausführungsform. Wie hierin beschrieben, können Lichter vorab in „Subpools“ bzw. „Teilpools“ S_i randomisiert werden, wie in dem Beispiel 800 visualisiert. Darüber hinaus zeigt das Beispiel 800 auch, dass Ausführungsformen darin variieren können, wie Teilpools über den Bildschirm verteilt werden. In mindestens einer Ausführungsform kann eine Bildschirmkachel aus einem Teilpool oder aus mehreren Teilpools abrufen. In mindestens einer Ausführungsform wird dies durch Wiederverwendungsparameter definiert. Zum Beispiel wird in mindestens einer Ausführungsform jedes Licht in einem Teilpool eine bestimmte Anzahl von Malen wiederverwendet, wie durch einen Wiederverwendungsparameter angegeben. In mindestens einer Ausführungsform variiert die Kachelgröße dynamisch auf der Grundlage der angegebenen Wiederverwendungsparameter.
In mindestens einer Ausführungsform werden eine oder mehrere Teilmengen von Lichtern 804 aus einer Liste aller Szenenlichter erzeugt. Die Liste aller Szenenlichter kann sehr groß sein, z.B. in einem Beispiel vier Millionen Lichter. Die Anzahl und Größe der einen oder mehreren Teilmengen von Lichter 804 kann je nach Konfiguration variieren. In einem Beispiel umfasst die eine oder mehrere Teilmengen von Lichtern mehrere Teilpools mit jeweils 1024 Lichtern.
In mindestens einer Ausführungsform werden die eine oder mehreren Teilmengen von Lichtern 804 durch Abtasten oder Mischen von Lichtern aus allen Szenenlichtern erzeugt. In mindestens einer Ausführungsform werden ein oder mehrere stochastische Prozesse, wie z.B. die Generierung von Zufallszahlen, für das Sampling oder Shuffling bzw. Umschichten verwendet.
In mindestens einer Ausführungsform werden einige oder alle der einen oder mehreren Teilmengen in einem Speicherabschnitt 812 gespeichert. Beispielsweise wird in mindestens einer Ausführungsform ein Teilpool mit 1024 Lichtern in einem Speicherabschnitt 812 gespeichert, wie in 8 dargestellt. Dieser Teilpool kann dann zum Rendern von Pixeln in verschiedenen Kacheln 806, 808 des Frames 802 verwendet werden, indem vorab zufällig ausgewählte Samples aus dem Teilpool im Speicherabschnitt 812 gezogen werden.
In mindestens einer Ausführungsform bietet dieser Ansatz der Vor-Randomisierung verschiedene Vorteile. Wenn zum Beispiel darauf geachtet wird, dass eine konsistente statistische Verteilung von Licht-Samples in Teilpools S_i... unterstützt wird, kann flexibel gehandhabt werden, wie die Teilpools gebildet werden. Die Teilpools können z.B. auf kostengünstigere Weise erstellt werden, z.B. durch Shuffling bzw. Umschichten zwischen Licht-Teilpools, wie in 9 dargestellt. Dies vermeidet inkohärente Speicherlesevorgänge in die globale Lichtliste {L} (die in diesem Beispiel 4 Millionen Einträge lang ist).
9 ist eine Darstellung der Umschichtung von Teilpools gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform werden mehrere Teilpools 904-908 in einen oder mehrere Speicherbereiche geladen, beispielsweise in einen oder mehrere Bereiche von L1/L2/DRAM 910. Diese Teilpools können in Schritten 1A, 1 B und 1C gelesen und zum Rendern von Kacheln eines Frames verwendet werden. In Schritten 2A und 2B werden Lichter in den Teilpools 904, 906 und 908 gemischt. Zum Beispiel werden in mindestens einer Ausführungsform einige der Lichter in einem Teilpool 904 auf der Grundlage eines oder mehrerer stochastischer Prozesse mit einigen der Lichter in einem anderen Teilpool 906 vertauscht. Wie in dem Beispiel 900 dargestellt, kann die Vertauschung im Laufe der Zeit erfolgen. In mindestens einer Ausführungsform können sich Lese- und Rückschreibvorgänge in den L1/L2/DRAM 910 überschneiden, wie durch die Überlappung der Leseschritte 1A, 1B, 1C und der Schreibschritte 3A, 3B, 3C entlang einer Zeitachse 902 dargestellt.
10 ist eine Darstellung des Renderns eines Frames unter Verwendung mehrerer geöffneter Kacheln, gemäß mindestens einer Ausführungsform. Eine geöffnete Kachel kann sich auf Kacheln beziehen, für die mindestens eine Teilmenge von Lichtern aus einer größeren Anzahl von Szenenlichtern gesampelt wurde. Diese Teilmenge wird für die Verwendung beim Rendern verfügbar gemacht, indem sie in einen Speicherabschnitt geladen wird, der von dem Speicher oder der Speichervorrichtung getrennt ist, in dem/der die Szenenlichter gehalten werden. Wenn mehrere Kacheln geöffnet sind, können sie sich einen einzigen Teilpool teilen oder alternativ auf mehrere Teilpools zurückgreifen, die in einen Speicherabschnitt geladen wurden.
In mindestens einer Ausführungsform werden mehrere Kacheln gleichzeitig geöffnet, und erfolgt ein Wechsel zwischen mehreren Teilpools. Wie in 10 dargestellt, kann beispielsweise ein Bild 1002 in T=16 Kacheln mit 2x2 Pixeln pro Kachel unterteilt sein, wobei vier Samples bzw. Abtastwerte pro Pixel verwendet werden. Ein aktueller Teilpool könnte dann für ein Sample aus jeder der T=16 Kacheln verwendet werden. In diesem Beispiel müssten 16 Teilpools in den Speicherabschnitt 1012 geladen werden, um alle 16 Kacheln fertig zu stellen, weil jede Kachel 2x2x4=16 Samples verwendet. In mindestens einer Ausführungsform bedient jeder Teilpool zwei Samples pro Pixel, wodurch 32 Teilpools verwendet werden. In mindestens einer Ausführungsform wird die Anzahl der Kacheln auf T=32 erhöht, wobei ebenfalls 32 Teilpools verwendet werden. Es versteht sich, dass diese Beispiele der Veranschaulichung dienen und nicht so zu verstehen sind, dass sie den Umfang möglicher Ausführungsformen auf diejenigen beschränken, die die angegebenen spezifischen Beispiele enthalten. Diese Parameter können in verschiedenen Ausführungsformen an Werte angepasst werden, die die verfügbare Hardware am besten ausnutzen. Allgemein können geeignete Werte durch Experimentieren und Berücksichtigung von Hardwareeigenschaften bestimmt werden, möglicherweise einschließlich der Größe von Prozessor-Caches, wie beispielsweise den L1-, L2- und L3-Prozessor-Caches.
In mindestens einer Ausführungsform bieten die hierin beschriebenen Vor-Randomisierungs-Techniken verschiedene zusätzliche Vorteile. Das Sampling von Lichtern kann ein teurer Vorgang sein, insbesondere bei einem heterogenen Satz von Lichtarten, wie z.B. emittierenden Dreiecken, Kugeln, Netzen, Ebenen, Zylindern und so weiter. Die Divergenz des Kontrollflusses auf SIMD-Prozessoren kann ebenfalls eine wesentliche Ursache für eine Leistungsverlangsamung sein. Durch die Vor-Randomisierung wird diese teure Divergenz aus der leistungsempfindlichen inneren Rendering-Schleife ausgelagert. Stattdessen findet sie vor dem Rendering statt, und zwar viel weniger oft pro Frame. Verschiedene Lichtarten können in verschiedene Lichtpools S_i aufgeteilt werden oder die Lichter können mit Hilfe eines kohärenten SIMD-Kontrollflusses abgetastet und dann in einem zweiten Schritt in Teilpools randomisiert werden.
In mindestens einer Ausführungsform erhöhen die hierin beschriebenen Vor-Randomisierungs-Techniken die Effizienz bei der Handhabung dynamischer Lichter. Wenn sich Lichter in der Szene bewegen und ihre Intensität ändern, kann es erforderlich sein, die aktuellen Positionen der Lichter zu aktualisieren, die Intensität der Lichter zu aktualisieren und möglicherweise die Samplingverteilung, die zur Auswahl der Lichter verwendet wurde, zu aktualisieren. Durch die Vor-Randomisierung der Lichter können diese Aktualisierungen für eine geringere Anzahl von Lichtern durchgeführt werden. Zum Beispiel werden in mindestens einer Ausführungsform nur diejenigen inneren Lichter, die sich in den ausgewählten Teilpools S_i des Frames befinden, vollständig aktualisiert.
In mindestens einer Ausführungsform ermöglichen die hierin beschriebenen Vor-Randomisierungs-Techniken größere Flexibilität. Zum Beispiel erlaubt die Verwendung von Kacheln eine flexible Änderung der Form und der Domäne bzw. des Bereichs der Lichtabtastung.
11 ist eine Darstellung eines Beispielprozesses, der Vor-Randomisierungs- und Render-Zeit-Phasen umfasst, gemäß mindestens einer Ausführungsform. Obwohl der Beispielprozess 1100 als eine Sequenz von Operationen dargestellt ist, versteht sich, dass die dargestellten Operationen in verschiedenen Weisen geändert werden können und dass einige Operationen weggelassen, neu angeordnet oder parallel zu anderen Operationen durchgeführt werden können, außer wenn eine Reihenfolge ausdrücklich angegeben oder logisch impliziert ist, z.B. wenn die Eingabe einer Operation von der Ausgabe einer anderen Operation abhängt.
Die in 11 dargestellten Operationen können von einem System, wie beispielsweise dem in 1 dargestellten System 100, durchgeführt werden, das mindestens einen Prozessor und einen Speicher mit gespeicherten Anweisungen umfasst, die im Ansprechen auf die Ausführung durch den mindestens einen Prozessor das System veranlassen, die dargestellten Operationen durchzuführen. In mindestens einer Ausführungsform werden die Operationen durch eine Kombination aus Hardware und Software durchgeführt, wobei die Hardware eine oder mehrere APUs, CPUs, GPUs, PPUs, GPGPUs, Parallelprozessoren, Verarbeitungscluster, Grafikprozessoren, Multiprozessoren usw. umfasst, wie in den verschiedenen Figuren dargestellt. In mindestens einer Ausführungsform umfasst die Software Bibliotheken wie z.B. CUDA, OpenGL, OpenLC, ROCm und kann auch Betriebssystemsoftware enthalten.
Bei 1102 erhält das System in mindestens einer Ausführungsform eine Liste von Lichtsamples L, eine Anzahl von zu erzeugenden Teilmengen S_i = {x_i} und eine Größe K für jede Teilmenge.
Bei 1104 zieht bzw. erhält das System in mindestens einer Ausführungsform für jede der S_i Teilmengen K Lichter aus L, in Übereinstimmung mit einer anfänglichen Lichtkandidaten-Wahrscheinlichkeitsfunktion p(x).
In mindestens einer Ausführungsform werden die vorangehenden Operationen 1102, 1104 während einer Vor-Randomisierungs-Phase 1110 durchgeführt, in welcher die Teilmengen S_i aus der Liste von Lichtern L gezogen werden. Während einer zweiten Render-Zeit-Phase 1112, die Operationen 1106 und 1108 umfasst, werden die Teilmengen verwendet, um einen Grafikframe bzw. ein Grafik-Einzelbild zu rendern.
Bei 1106 zieht das System in mindestens einer Ausführungsform M Samples gleichmäßig aus einer der vor-randomisierten Licht-Teilmengen S_i = {x_i}. Wie in 1108 dargestellt, kann das System das gleichmäßige Sampling in einer stratifizierten bzw. geschichteten und verschachtelten Weise durchführen, um die Cache-Kohärenz während der Traversierung von S_i zu verbessern. 9 zeigt ein Beispiel für ein geschichtetes und verschachteltes Sampling bzw. eine solche Abtastung.
Licht-Teilpools können mit bestimmten Gruppen von Pixeln, Texeln oder Voxeln assoziiert sein. Licht-Teilpools können verwendet werden, um noch kleinere Teilpools auszuwählen. Dies kann einer hierarchischen Verringerung der Inkohärenz entsprechen, wobei im Wesentlichen eine stochastische Datenstruktur aus einer zufälligen, pseudo-zufälligen oder quasi-zufälligen Auswahl von Lichtern aufgebaut wird. In mindestens einer Ausführungsform umfasst diese stochastische Datenstruktur hierarchische Ebenen von Samples, wobei jede Ebene Samples umfasst, die durch Prozesse, die zumindest teilweise zufällig sind, aus der darunter liegenden Ebene ausgewählt wurden. Die Größe von Licht-Teilpools kann dynamisch angepasst werden, um Leistungs- und Qualitätsabwägungen zu ermöglichen, falls die Verwendung von Teilpools und Bildschirmkacheln in bestimmten Fällen zu Banding-Artefakten führt. Die Anzahl und Größe der Teilpools kann auf den verschiedenen Benutzergeräten variiert werden, um die Leistung, den Speicherverbrauch und die Qualität bei einer Vielzahl von Hardwaretypen mit unterschiedlichen Fähigkeiten zu steuern.
Rechenzentrum
12 veranschaulicht ein beispielhaftes Rechenzentrum 1200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 1200, ohne darauf beschränkt zu sein, eine Rechenzentrum-Infrastrukturschicht 1210, eine Frameworkschicht 1220, eine Softwareschicht 1230 und eine Anwendungsschicht 1240.
In mindestens einer Ausführungsform, wie in 12 gezeigt, kann die Rechenzentrum-Infrastrukturschicht 1210 einen Ressourcenorchestrator 1212, gruppierte Rechenressourcen 1214 und Knoten-Rechenressourcen („Knoten-C.R.s“) 1216(1)-1216(N) beinhalten, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 1216(1)-1216(N), ohne darauf beschränkt zu sein, eine beliebige Anzahl von Zentralverarbeitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays („FPGAs“), Grafikprozessoren usw.), Speichervorrichtungen (z.B. dynamischer Festspeicher), Speichervorrichtungen (z.B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabe-Geräte („NW E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Leistungsmodule und Kühlmodule usw. beinhalten. In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 1216(1)-1216(N) ein Server mit einer oder mehreren der vorstehend erwähnten Rechenressourcen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1214 separate Gruppierungen von Knoten-C.R.s beinhalten, die in einem oder mehreren Racks (nicht dargestellt) untergebracht sind, oder in vielen Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht dargestellt). Separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1214 können gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen beinhalten, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s mit CPUs oder Prozessoren in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungs- bzw. Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcenorchestrator 1212 einen oder mehrere Knoten-CRs 1216(1)-1216(N) und/oder gruppierte Rechenressourcen 1214 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 1212 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 1200 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 1212 Hardware, Software oder eine Kombination davon umfassen.
In mindestens einer Ausführungsform, wie in 12 gezeigt, beinhaltet die Frameworkschicht 1220, ohne Beschränkung darauf, einen Job-Scheduler 1232, einen Konfigurationsmanager 1234, einen Ressourcenverwalter 1236 und ein verteiltes Dateisystem 1238. In mindestens einer Ausführungsform kann die Frameworkschicht 1220 ein Framework zur Unterstützung der Software 1252 der Softwareschicht 1230 und/oder einer oder mehrerer Anwendung(en) 1242 der Anwendungsschicht 1240 beinhalten. In mindestens einer Ausführungsform können die Software 1252 oder die Anwendung(en) 1242 jeweils webbasierte Dienstsoftware oder Anwendungen beinhalten, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Frameworkschicht 1220 eine Art von freiem und quelloffenem Software-Webanwendungs-Framework wie Apache SparkTM (nachstehend „Spark“) sein, das ein verteiltes Dateisystem 1238 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) verwenden kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Job-Scheduler 1232 einen Spark-Treiber enthalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 1200 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 1234 in der Lage sein, verschiedene Schichten zu konfigurieren, wie beispielsweise die Softwareschicht 1230 und die Frameworkschicht 1220, einschließlich Spark und das verteilte Dateisystem 1238 zur Unterstützung der Verarbeitung großer Datenmengen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 1236 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1238 und des Job-Schedulers 1232 gemappt oder zugeordnet sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen die gruppierten Rechenressourcen 1214 auf der Rechenzentrums-Infrastrukturschicht 1210 umfassen. In mindestens einer Ausführungsform kann sich der Ressourcenverwalter 936 mit dem Ressourcenorchestrator 1212 koordinieren, um diese gemappten oder zugeordneten Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 1230 enthaltene Software 1252 Software enthalten, die von mindestens Teilen der Knoten C.R.s 1216(1)-1216(N), den gruppierten Rechenressourcen 1214 und/oder dem verteilten Dateisystem 1238 der Frameworkschicht 1220 verwendet wird. Eine oder mehrere Arten von Software können Internet-Webseiten-Suchsoftware, E-Mail-Virenscan-Software, Datenbanksoftware und Software für Streaming-Videoinhalte umfassen, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 1240 enthaltene(n) Anwendung(en) 1242 eine oder mehrere Arten von Anwendungen beinhalten, die von mindestens Teilen der Knoten C.R.s 1216(1)-1216(N), den gruppierten Rechenressourcen 1214 und/oder dem verteilten Dateisystem 1238 der Frameschicht 1220 verwendet werden. Mindestens eine oder mehrere Arten von Anwendungen können, ohne Beschränkung darauf, CUDA-Anwendungen beinhalten.
In mindestens einer Ausführungsform können der Konfigurationsmanager 1234, der Ressourcenverwalter 1236 und der Ressourcenorchestrator 1212 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch mögliche Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1200 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht leistende Teile eines Rechenzentrums zu vermeiden.
Computergestützte Systeme
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte computergestützte Systeme, die zur Implementierung mindestens einer Ausführungsform verwendet werden können.
13 veranschaulicht ein Verarbeitungssystem 1300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Verarbeitungssystem 1300 einen oder mehrere Prozessoren 1302 und einen oder mehrere Grafikprozessoren 1308, und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Serversystem mit einer großen Anzahl von Prozessoren 1302 oder Prozessorkernen 1307 sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 1300 eine Verarbeitungsplattform, die in eine integrierte System-on-α-Chip („SoC“)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Geräten integriert ist.
In mindestens einer Ausführungsform kann das Verarbeitungssystem 1300 eine serverbasierte Spielplattform, eine Spielkonsole, eine Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole beinhalten oder in diese integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 1300 ein Mobiltelefon, ein Smartphone, ein Tablet-Computergerät oder ein mobiles Internetgerät. In mindestens einer Ausführungsform kann das Verarbeitungssystem 1300 auch ein Wearable-Gerät, wie z.B. ein Smart Watch-Wearable-Gerät, eine intelligente Brille, ein Augmented-Reality-Gerät oder ein Virtual-Reality-Gerät beinhalten, mit diesem gekoppelt oder in dieses integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 1300 ein Fernseh- oder Set-Top-Box-Gerät mit einem oder mehreren Prozessoren 1302 und einer grafischen Oberfläche, die von einem oder mehreren Grafikprozessoren 1308 erzeugt wird.
In mindestens einer Ausführungsform enthalten ein oder mehrere Prozessoren 1302 jeweils einen oder mehrere Prozessorkerne 1307 zur Verarbeitung von Anweisungen, die bei ihrer Ausführung Operationen für System- und Anwendersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 1307 so konfiguriert, dass er einen bestimmten Befehlssatz 1309 verarbeitet. In mindestens einer Ausführungsform kann der Befehlssatz 1309 Complex Instruction Set Computing („CISC“), Reduced Instruction Set Computing („RISC“) oder das Rechnen über Very Long Instruction Word („VLIW“) erleichtern. In mindestens einer Ausführungsform können die Prozessorkerne 1307 jeweils einen anderen Befehlssatz 1309 verarbeiten, der Anweisungen enthalten kann, um die Emulation anderer Befehlssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 1307 auch andere Verarbeitungsvorrichtungen enthalten, wie z.B. einen digitalen Signalprozessor („DSP“).
In mindestens einer Ausführungsform beinhaltet der Prozessor 1302 einen Cachespeicher („Cache“) 1304. In mindestens einer Ausführungsform kann der Prozessor 1302 einen einzigen internen Cache oder mehrere Ebenen von internem Cache haben. In mindestens einer Ausführungsform wird der Cachespeicher von verschiedenen Komponenten des Prozessors 1302 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 1302 auch einen externen Cache (z.B. einen Level 3 („L3“)-Cache oder Last Level Cache („LLC“)) (nicht dargestellt), der von den Prozessorkernen 1307 unter Verwendung bekannter Cache-Kohärenztechniken gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 1306 in dem Prozessor 1302 enthalten, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister) enthalten kann. In mindestens einer Ausführungsform kann die Registerdatei 1306 Universalregister oder andere Register enthalten.
In mindestens einer Ausführungsform ist/sind ein oder mehrere Prozessor(en) 1302 mit einem oder mehreren Schnittstellenbus(en) 1310 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 1302 und anderen Komponenten in dem Verarbeitungssystem 1300 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 1310 ein Prozessorbus sein, wie z.B. eine Version eines Direct Media Interface („DMI“)-Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 1310 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. „PCI“, PCI Express („PCle“)), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten der/die Prozessor(en) 1302 einen integrierten Speichercontroller 1316 und einen Plattformcontroller-Hub 1330. In mindestens einer Ausführungsform erleichtert der Speichercontroller 1316 die Kommunikation zwischen einem Speichervorrichtung und anderen Komponenten des Verarbeitungssystems 1300, während der Plattformcontroller-Hub („PCH“) 1330 Verbindungen zu Eingabe/Ausgabe-Geräten („E/A“) über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 1320 eine dynamische Direktzugriffsspeicher („DRAM“)-Vorrichtung, eine statische Direktzugriffsspeicher („SRAM“)-Vorrichtung, eine Flash-Speicher-Vorrichtung, eine Phasenwechsel-Speicher-Vorrichtung oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessorspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 1320 als Systemspeicher für das Verarbeitungssystem 1300 arbeiten, um Daten 1322 und Anweisungen 1321 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 1302 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform koppelt der Speichercontroller 1316 auch mit einem optionalen externen Grafikprozessor 1312, der mit einem oder mehreren Grafikprozessoren 1308 in den Prozessoren 1302 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 1311 mit dem/den Prozessor(en) 1302 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 1311 eine oder mehrere interne Anzeigevorrichtungen, wie in einem mobilen elektronischen Gerät oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) angeschlossen ist, beinhalten. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 1311 eine kopfmontierte Anzeige („HMD“), wie beispielsweise eine stereoskopische Anzeigevorrichtung zur Verwendung in Anwendungen der virtuellen Realität („VR“) oder der erweiterten Realität („AR“), beinhalten.
In mindestens einer Ausführungsform ermöglicht der Plattformcontroller-Hub 1330 die Verbindung von Peripheriegeräten mit der Speichervorrichtung 1320 und dem Prozessor 1302 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte, ohne darauf beschränkt zu sein, einen Audiocontroller 1346, einen Netzwerkcontroller 1334, eine Firmware-Schnittstelle 1328, einen drahtlosen Transceiver 1326, Berührungssensoren 1325 und eine Datenspeichervorrichtung 1324 (z.B. ein Festplattenlaufwerk, einen Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 1324 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie PCI oder PCle, verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 1325 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Transceiver 1326 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie beispielsweise ein 3G-, 4G- oder Long Term Evolution („LTE“)-Transceiver sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 1328 eine Kommunikation mit System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle („UEFI“) sein. In mindestens einer Ausführungsform kann der Netzwerkcontroller 1334 eine Netzwerkverbindung zu einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform koppelt ein Hochleistungs-Netzwerkcontroller (nicht dargestellt) mit dem Schnittstellenbus 1310. In mindestens einer Ausführungsform ist der Audiocontroller 1346 ein Mehrkanal-High-Definition-Audiocontroller. In mindestens einer Ausführungsform enthält das Verarbeitungssystem 1300 einen optionalen Legacy-E/A-Controller 1340 zur Kopplung von Legacy-Geräten (z.B. Personal System 2 („PS/2“)) mit dem Verarbeitungssystem 1300. In mindestens einer Ausführungsform kann der Plattformcontroller-Hub 1330 auch mit einem oder mehreren Universal Serial Bus („USB“)-Controllern 1342 verbinden, die Eingabevorrichtungen, wie z.B. Tastatur- und Mauskombinationen 1343, eine Kamera 1344 oder andere USB-Eingabevorrichtungen verbinden.
In mindestens einer Ausführungsform kann eine Instanz des Speichercontrollers 1316 und des Plattformcontroller-Hubs 1330 in einen diskreten externen Grafikprozessor, wie beispielsweise den externen Grafikprozessor 1312, integriert sein. In mindestens einer Ausführungsform können der Plattformcontroller-Hub 1330 und/oder der Speichercontroller 1316 extern zu einem oder mehreren Prozessor(en) 1302 sein. In mindestens einer Ausführungsform kann das Verarbeitungssystem 1300 beispielsweise einen externen Speichercontroller 1316 und einen Plattformcontroller-Hub 1330 enthalten, der als ein Speichercontroller-Hub und Peripheriecontroller-Hub innerhalb eines System-Chipsatzes konfiguriert sein kann, der mit dem/den Prozessor(en) 1302 in Verbindung steht.
14 veranschaulicht ein Computersystem 1400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1400 ein System mit miteinander verbundenen Vorrichtungen und Komponenten, ein SOC oder eine Kombination davon sein. In mindestens einer Ausführungsform ist das Computersystem 1400 mit einem Prozessor 1402 ausgebildet, der Ausführungseinheiten zum Ausführen einer Anweisung enthalten kann. In mindestens einer Ausführungsform kann das Computersystem 1400, ohne Beschränkung darauf, eine Komponente, wie beispielsweise den Prozessor 1402, beinhalten, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten einzusetzen. In mindestens einer Ausführungsform kann das Computersystem 1400 Prozessoren beinhalten, wie z.B. die PENTlUM®-Prozessorfamilie, XeonTM, Itanium®, XScaleTM und/oder StrongARMTM, Intel® Core™ oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation aus Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 1400 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
In mindestens einer Ausführungsform kann das Computersystem 1400 in anderen Vorrichtungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für Handheld-Geräte sind Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor (DSP), ein SoC, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network („WAN“)-Switches oder jedes andere System umfassen, das eine oder mehrere Anweisungen ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 1400, ohne Beschränkung darauf, einen Prozessor 1402 enthalten, der, ohne Beschränkung darauf, eine oder mehrere Ausführungseinheiten 1408 enthalten kann, die so konfiguriert sein können, dass sie ein Compute Unified Device Architecture („CUDA“)-Programm (CUDA® wird von der NVIDIA Corporation in Santa Clara, CA, entwickelt) ausführen. In mindestens einer Ausführungsform ist ein CUDA-Programm mindestens ein Teil einer Softwareanwendung, die in einer CUDA-Programmiersprache geschrieben ist. In mindestens einer Ausführungsform ist das Computersystem 1400 ein Einzelprozessor-Desktop- oder ein Serversystem. In mindestens einer Ausführungsform kann das Computersystem 1400 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1402, ohne Beschränkung darauf, einen CISC-Mikroprozessor, einen RISC-Mikroprozessor, einen VLIW-Mikroprozessor, einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessoreinheit, wie z.B. einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 1402 mit einem Prozessorbus 1410 gekoppelt sein, der Datensignale zwischen dem Prozessor 1402 und anderen Komponenten in dem Computersystem 1400 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1402, ohne Beschränkung darauf, einen internen Level 1 („L1“)-Cachespeicher („Cache“) 1404 enthalten. In mindestens einer Ausführungsform kann der Prozessor 1402 einen einzigen internen Cache oder mehrere Ebenen von internem Cache haben. In mindestens einer Ausführungsform kann sich der Cachespeicher außerhalb des Prozessors 1402 befinden. In mindestens einer Ausführungsform kann der Prozessor 1402 auch eine Kombination aus sowohl internen als auch externen Caches enthalten. In mindestens einer Ausführungsform kann eine Registerdatei 1406 verschiedene Arten von Daten in verschiedenen Registern, einschließlich, ohne Beschränkung darauf, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister, speichern.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1408, einschließlich, ohne Beschränkung darauf, von Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 1402. Der Prozessor 1402 kann auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) enthalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1408 Logik zur Verarbeitung eines gepackten Befehlssatzes 1409 enthalten. In mindestens einer Ausführungsform können durch Aufnahme des gepackten Befehlssatzes 1409 in einen Befehlssatz eines Universalprozessors 1402 zusammen mit zugehörigen Schaltkreisen zur Ausführung von Anweisungen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung gepackter Daten in einem Universalprozessor 1402 durchgeführt werden. In mindestens einer Ausführungsform können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Ausführung von Operationen mit gepackten Daten genutzt wird, welches die Notwendigkeit eliminieren kann, kleinere Dateneinheiten über den Datenbus eines Prozessors zu übertragen, um eine oder mehrere Operationen auf bzw. mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1408 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 1400, ohne Beschränkung darauf, einen Speicher 1420 enthalten. In mindestens einer Ausführungsform kann der Speicher 1420 als eine DRAM-Vorrichtung, eine SRAM-Vorrichtung, eine Flash-Speicher-Vorrichtung oder eine andere Speichervorrichtung implementiert sein. Der Speicher 1420 kann Anweisung(en) 1419 und/oder Daten 1421 speichern, die durch Datensignale repräsentiert werden, die von dem Prozessor 1402 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogikchip mit dem Prozessorbus 1410 und dem Speicher 1420 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip, ohne Beschränkung darauf, einen Speichercontroller-Hub („MCH“) 1416 enthalten, und kann der Prozessor 1402 mit dem MCH 1416 über den Prozessorbus 1410 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1416 einen Speicherpfad 1418 mit hoher Bandbreite zu dem Speicher 1420 zur Befehls- und Datenspeicherung und zur Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1416 Datensignale zwischen dem Prozessor 1402, dem Speicher 1420 und anderen Komponenten in dem Computersystem 1400 leiten und Datensignale zwischen dem Prozessorbus 1410, dem Speicher 1420 und einer System-E/A 1422 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafik-Port zur Kopplung mit einem Grafikcontroller bereitstellen. In mindestens einer Ausführungsform kann der MCH 1416 über einen Speicherpfad 1418 mit hoher Bandbreite mit dem Speicher 1420 gekoppelt sein, und kann die Grafik-/ Videokarte 1412 über eine Accelerated Graphics Port („AGP“)-Verbindung bzw. Zwischenverbindung bzw. Interconnect 1414 mit dem MCH 1416 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 1400 einen System-E/A-Bus 1422 verwenden, der ein proprietärer Hub-Schnittstellenbus ist, um den MCH 1416 mit dem E/A-Controller-Hub („ICH“) 1430 zu koppeln. In mindestens einer Ausführungsform kann der ICH 1430 direkte Verbindungen zu einigen E/A-Geräten über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus, ohne Beschränkung darauf, einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1420, einem Chipsatz und dem Prozessor 1402 umfassen. Beispiele können, ohne Beschränkung darauf, einen Audiocontroller 1429, einen Firmware-Hub („Flash-BIOS“) 1428, einen drahtlosen Transceiver 1426, einen Datenspeicher 1424, einen Legacy-E/A-Controller 1423, der eine Benutzereingabeschnittstelle 1425 und eine Tastaturschnittstelle enthält, einen seriellen Erweiterungs-Port 1427, wie z.B. ein USB, und einen Netzwerkcontroller 1434 beinhalten. Der Datenspeicher 1424 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, ein CD-ROM-Gerät, eine Flash-Speicher-Vorrichtung oder eine andere Massenspeichervorrichtung beinhalten.
In mindestens einer Ausführungsform veranschaulicht 14 ein System, das miteinander verbundene Hardwaregeräte oder „Chips“ enthält. In mindestens einer Ausführungsform kann 14 ein beispielhaftes SoC veranschaulichen. In mindestens einer Ausführungsform können in 14 dargestellte Vorrichtungen mit proprietären Zwischenverbindungen bzw. Interconnects, standardisierten Interconnects (z.B. PCle) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Systems 1400 unter Verwendung von Compute-Express-Link („CXL“)-Interconnects miteinander verbunden.
15 veranschaulicht ein System 1500, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das System 1500 eine elektronische Vorrichtung, das einen Prozessor 1510 verwendet. In mindestens einer Ausführungsform kann das System 1500 zum Beispiel, und ohne Beschränkung darauf, ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine mobile Vorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
In mindestens einer Ausführungsform kann das System 1500, ohne Beschränkung darauf, einen Prozessor 1510 enthalten, der mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Geräten bzw. Vorrichtungen kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 1510 unter Verwendung eines Busses oder einer Schnittstelle, wie z.B. ein I²C-Bus, ein System Management-Bus („SMBus“), ein Low Pin Count-Bus („LPC“), ein Serial Peripheral Interface („SPI“), ein High Definition Audio-Bus („HDA“), ein Serial Advance Technology Attachment-Bus („SATA“), ein USB-Bus (Versionen 1, 2, 3) oder ein Universal Asynchronous Receiver/Transmitter-Bus („UART“), gekoppelt. In mindestens einer Ausführungsform veranschaulicht 15 ein System, das miteinander verbundene Hardwaregeräte oder „Chips“ enthält. In mindestens einer Ausführungsform kann 15 ein beispielhaftes SoC darstellen. In mindestens einer Ausführungsform können die in 15 dargestellten Vorrichtungen mit proprietären Interconnects, standardisierten Interconnects (z.B. PCle) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 15 unter Verwendung von CXL-Interconnects miteinander verbunden.
In mindestens einer Ausführungsform kann 15 eine Anzeige 1524, einen Touchscreen 1525, ein Touchpad 1530, eine Near Field Communications („NFC“)-Einheit 1545, einen Sensor-Hub 1540, einen Wärmesensor 1546, einen Express-Chipsatz („EC“) 1535, ein Trusted Platform Module („TPM“) 1538, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1522, einen DSP 1560, eine Solid State Disk („SSD“) oder eine Festplatte („HDD“) 1520, eine Wireless Local Area Network („WLAN“)-Einheit 1550, eine Bluetooth-Einheit 1552, eine Wireless Wide Area Network („WWAN“)-Einheit 1556, ein Global Positioning System („GPS“) 1555, eine Kamera („USB 3.0-Kamera“) 1554, wie z.B. eine USB 3.0-Kamera, oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 1515, die z.B. in dem LPDDR3-Standard implementiert ist, beinhalten. Jede dieser Komponenten kann in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten über die vorstehend beschriebenen Komponenten kommunikativ mit dem Prozessor 1510 verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1541, ein Umgebungslichtsensor („ALS“) 1542, ein Kompass 1543 und ein Gyroskop 1544 kommunikativ mit dem Sensor-Hub 1540 gekoppelt sein. In mindestens einer Ausführungsform können ein Wärmesensor 1539, ein Lüfter 1537, eine Tastatur 1546 und ein Touchpad 1530 kommunikativ mit dem EC 1535 gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 1563, ein Kopfhörer 1564 und ein Mikrofon („mic“) 1565 kommunikativ mit einer Audioeinheit („audio codec and class d amp“) 1564 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1560 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1564 beispielsweise, und ohne Beschränkung darauf, einen Audio-Kodierer/-Dekodierer („codec“) und einen Verstärker der Klasse D beinhalten. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 1557 kommunikativ mit der WWAN-Einheit 1556 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie beispielsweise die WLAN-Einheit 1550 und die Bluetooth-Einheit 1552 sowie die WWAN-Einheit 1556 in einem Next Generation Form Factor („NGFF“) implementiert sein.
16 veranschaulicht eine beispielhafte integrierte Schaltung 1600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die beispielhafte integrierte Schaltung 1600 ein SoC, das unter Verwendung eines oder mehrerer IP-Cores hergestellt sein kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1600 einen oder mehrere Anwendungsprozessor(en) 1605 (z.B. CPUs), mindestens einen Grafikprozessor 1610 und kann zusätzlich einen Bildprozessor 1615 und/oder einen Videoprozessor 1620 enthalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1600 eine Peripherie- oder Bus-Logik einschließlich eines USB-Controllers 1625, eines UART-Controllers 1630, eines SPI/SDIO-Controllers 1635 und eines I²S/I²C-Controllers 1640. In mindestens einer Ausführungsform kann die integrierte Schaltung 1600 eine Anzeigevorrichtung 1645 enthalten, die mit einem oder mehreren eines High-Definition Multimedia Interface („HDMI“)-Controllers 1650 und einer Mobile Industry Processor Interface („MIPI“)-Anzeigeschnittstelle 1655 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1660 mit Flash-Speicher und einem Flash-Speichercontroller bereitgestellt sein. In mindestens einer Ausführungsform kann eine Speicherschnittstelle über einen Speichercontroller 1665 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform enthalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1670.
17 veranschaulicht ein Computer- bzw. Rechensystem 1700, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Rechensystem 1700 ein Verarbeitungssubsystem 1701 mit einem oder mehreren Prozessor(en) 1702 und einem Systemspeicher 1704, der über einen Zwischenverbindungspfad bzw. Verbindungspfad kommuniziert, der einen Speicher-Hub 1705 enthalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1705 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1702 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1705 mit einem E/A-Subsystem 1711 über eine Kommunikationsverbindung 1706 gekoppelt. In mindestens einer Ausführungsform beinhaltet das E/A-Subsystem 1711 einen E/A-Hub 1707, der es dem Rechensystem 1700 ermöglichen kann, Eingaben von einer oder mehreren Eingabevorrichtung(en) 1708 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1707 einen Anzeigecontroller, der in einem oder mehreren Prozessor(en) 1702 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigevorrichtung(en) 1710A zu liefern. In mindestens einer Ausführungsform kann/können ein oder mehrere Anzeigevorrichtung(en) 1710A, die mit dem E/A-Hub 1707 gekoppelt sind, eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungssubsystem 1701 einen oder mehrere Parallelprozessor(en) 1712, der/die über einen Bus oder eine andere Kommunikationsverbindung 1713 mit dem Speicher-Hub 1705 verbunden ist/sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1713 eine einer beliebigen Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen sein, wie z.B., aber nicht beschränkt auf, PCle, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder eine Kommunikationsstruktur bzw. ein Kommunikations-Fabric sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1712 ein rechnerisch fokussiertes Parallel- oder Vektor-Verarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern umfassen kann, wie z.B. einen Prozessor mit vielen integrierten Kernen. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1712 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 1710A ausgeben kann, die über den E/A-Hub 1707 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessor(en) 1712 auch einen Anzeigecontroller und eine Anzeigeschnittstelle (nicht dargestellt) enthalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtung(en) 1710B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1714 mit dem E/A-Hub 1707 verbunden sein, um einen Speichermechanismus für das Rechensystem 1700 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 1716 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 1707 und anderen Komponenten ermöglicht, wie z.B. einem Netzwerkadapter 1718 und/oder einem drahtlosen Netzwerkadapter 1719, der in eine Plattform integriert sein kann, und verschiedenen anderen Vorrichtungen, die über ein oder mehrere Add-in-Vorrichtungen 1720 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1718 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1719 ein oder mehrere Wi-Fi-, Bluetooth-, NFC- oder andere Netzwerkvorrichtungen umfassen, die ein oder mehrere drahtlose Funkvorrichtungen enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 1700 weitere, nicht explizit dargestellte Komponenten enthalten, darunter USB- oder andere Portverbindungen, optische Speicherlaufwerke, Videoaufnahmevorrichtungen und dergleichen, die ebenfalls mit dem E/A-Hub 1707 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 17 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z.B. PCI-basierte Protokolle (z.B. PCle) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z.B. ein NVLink-Hochgeschwindigkeits-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform integrieren ein oder mehrere Parallelprozessor(en) 1712 Schaltkreise, die für Grafik- und Videoverarbeitung optimiert sind, einschließlich z.B. Videoausgabeschaltungen, und bilden eine Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform integrieren ein oder mehrere Parallelprozessor(en) 1712 Schaltkreise, die für allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1700 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 1712, der Speicher-Hub 1705, der/die Prozessor(en) 1702 und der E/A-Hub 1707 in eine integrierte SoC-Schaltung integriert sein. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1700 in ein einziges Gehäuse integriert sein, um eine System-in-Package-Konfiguration („SIP“) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Rechensystems 1700 in ein Multi-Chip-Modul („MCM“) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann. In mindestens einer Ausführungsform sind das E/A-Subsystem 1711 und die Anzeigevorrichtungen 1710B nicht in dem Rechensystem 1700 enthalten.
Verarbeitungssysteme
Die folgenden Figuren stellen, ohne Beschränkung darauf, beispielhafte Verarbeitungssysteme dar, die zur Implementierung mindestens einer Ausführungsform verwendet werden können.
18 veranschaulicht eine beschleunigte Verarbeitungseinheit („APU“; accelerated processing unit) 1800, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die APU 1800 von der AMD Corporation aus Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform kann die APU 1800 so konfiguriert sein, dass sie ein Anwendungsprogramm, wie z.B. ein CUDA-Programm, ausführt. In mindestens einer Ausführungsform umfasst die APU 1800, ohne Beschränkung darauf, einen Kernkomplex 1810, einen Grafikkomplex 1840, eine Struktur bzw. ein Fabric 1860, E/A-Schnittstellen 1870, Speichercontroller 1880, einen Anzeigecontroller 1892 und eine Multimedia-Engine 1894. In mindestens einer Ausführungsform kann die APU 1800, ohne Beschränkung darauf, eine beliebige Anzahl von Kernkomplexen 1810, eine beliebige Anzahl von Grafikkomplexen 1850, eine beliebige Anzahl von Anzeigecontrollern 1892 und eine beliebige Anzahl von Multimedia-Engines 1894 in beliebiger Kombination enthalten. Zu Erklärungszwecken sind hierin mehrere Instanzen gleicher Objekte bedarfsweise mit Bezugszeichen bezeichnet, die das Objekt identifizieren, und mit Zahlen in Klammern, die die Instanz identifizieren.
In mindestens einer Ausführungsform ist der Kernkomplex 1810 eine CPU, ist der Grafikkomplex 1840 eine GPU und ist die APU 1800 eine Verarbeitungseinheit, die, ohne Beschränkung darauf, 1810 und 1840 auf einem einzigen Chip integriert. In mindestens einer Ausführungsform können einige Aufgaben dem Kernkomplex 1810 und andere Aufgaben dem Grafikkomplex 1840 zugewiesen werden. In mindestens einer Ausführungsform ist der Kernkomplex 1810 so konfiguriert, dass er eine Hauptsteuerungssoftware ausführt, die der APU 1800 zugeordnet ist, wie z.B. ein Betriebssystem. In mindestens einer Ausführungsform ist der Kernkomplex 1810 der Hauptprozessor der APU 1800, der Operationen bzw. Betriebsabläufe der anderen Prozessoren steuert und koordiniert. In mindestens einer Ausführungsform gibt der Kernkomplex 1810 Befehle aus, die den Betrieb des Grafikkomplexes 1840 steuern. In mindestens einer Ausführungsform kann der Kernkomplex 1810 so konfiguriert sein, dass er von dem CUDA-Quellcode abgeleiteten ausführbaren Host-Code ausführt, und kann der Grafikkomplex 1840 so konfiguriert sein, dass er von dem CUDA-Quellcode abgeleiteten ausführbaren Geräte-Code ausführt.
In mindestens einer Ausführungsform beinhaltet der Kernkomplex 1810, ohne Beschränkung darauf, Kerne 1820(1)-1820(4) und einen L3-Cache 1830. In mindestens einer Ausführungsform kann der Kernkomplex 1810, ohne Beschränkung darauf, eine beliebige Anzahl von Kernen 1820 und eine beliebige Anzahl und Art von Caches in beliebiger Kombination enthalten. In mindestens einer Ausführungsform sind die Kerne 1820 so konfiguriert, dass sie Anweisungen einer bestimmten Befehlssatzarchitektur („ISA“) ausführen. In mindestens einer Ausführungsform ist jeder Kern 1820 ein CPU-Kern.
In mindestens einer Ausführungsform enthält jeder Kern 1820, ohne Beschränkung darauf, eine Abhol-/Dekodier-Einheit 1822, eine Ganzzahlausführungsmaschine 1824, eine Gleitkommaausführungsmaschine 1826 und einen L2-Cache 1828. In mindestens einer Ausführungsform holt die Abhol-/Dekodier-Einheit 1822 Anweisungen ab, dekodiert solche Anweisungen, erzeugt Mikrooperationen und sendet separate Mikroanweisungen an die Ganzzahlausführungsmaschine 1824 und die Gleitkommaausführungsmaschine 1826. In mindestens einer Ausführungsform kann die Abhol-/Dekodier-Einheit 1822 gleichzeitig eine Mikroanweisung an die Ganzzahlausführungsmaschine 1824 und eine andere Mikroanweisung an die Gleitkommaausführungsmaschine 1826 senden. In mindestens einer Ausführungsform führt die Ganzzahlausführungsmaschine 1824, ohne Beschränkung darauf, Ganzzahl- und Speicheroperationen aus. In mindestens einer Ausführungsform führt die Gleitkommamaschine 1826, ohne Beschränkung darauf, Gleitkomma- und Vektoroperationen aus. In mindestens einer Ausführungsform sendet die Abhol-/Dekodier-Einheit 1822 Mikroanweisungen an eine einzige Ausführungsmaschine, die sowohl die Ganzzahlausführungsmaschine 1824 als auch die Gleitkommaausführungsmaschine 1826 ersetzt.
In mindestens einer Ausführungsform kann jeder Kern 1820(i), wobei i eine ganze Zahl ist, die eine bestimmte Instanz des Kerns 1820 repräsentiert, auf den L2-Cache 1828(i) zugreifen, der in dem Kern 1820(i) enthalten ist. In mindestens einer Ausführungsform ist jeder in dem Kernkomplex 1810(j) enthaltene Kern 1820, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1810 repräsentiert, mit anderen in dem Kernkomplex 1810(j) enthaltenen Kernen 1820 über den in dem Kernkomplex 1810(j) enthaltenen L3-Cache 1830(j) verbunden. In mindestens einer Ausführungsform können die in dem Kernkomplex 1810(j) enthaltenen Kerne 1820, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1810 repräsentiert, auf den gesamten L3-Cache 1830(j) zugreifen, der in dem Kernkomplex 1810(j) enthalten ist. In mindestens einer Ausführungsform kann der L3-Cache 1830, ohne Beschränkung darauf, eine beliebige Anzahl von Slices enthalten.
In mindestens einer Ausführungsform kann der Grafikkomplex 1840 so konfiguriert sein, dass er Rechenoperationen hochparallel ausführt. In mindestens einer Ausführungsform ist der Grafikkomplex 1840 so konfiguriert, dass er Grafikpipelineoperationen wie beispielsweise Zeichenbefehle, Pixeloperationen, geometrische Berechnungen und andere Operationen im Zusammenhang mit dem Rendern eines Frames auf einer Anzeige ausführt. In mindestens einer Ausführungsform ist der Grafikkomplex 1840 so konfiguriert, dass er Operationen ausführt, die nichts mit Grafik zu tun haben. In mindestens einer Ausführungsform ist der Grafikkomplex 1840 so konfiguriert, dass er sowohl grafikbezogene als auch grafikfremde Operationen ausführt.
In mindestens einer Ausführungsform beinhaltet der Grafikkomplex 1840, ohne Beschränkung darauf, eine beliebige Anzahl von Recheneinheiten 1850 und einen L2-Cache 1842. In mindestens einer Ausführungsform teilen sich die Recheneinheiten 1850 den L2-Cache 1842. In mindestens einer Ausführungsform ist der L2-Cache 1842 partitioniert. In mindestens einer Ausführungsform umfasst der Grafikkomplex 1840, ohne Beschränkung darauf, eine beliebige Anzahl von Recheneinheiten 1850 und eine beliebige Anzahl (einschließlich Null) und Art von Caches. In mindestens einer Ausführungsform beinhaltet der Grafikkomplex 1840, ohne Beschränkung darauf, eine beliebige Menge an dedizierter Grafikhardware.
In mindestens einer Ausführungsform beinhaltet jede Recheneinheit 1850, ohne Beschränkung darauf, eine beliebige Anzahl von SIMD-Einheiten 1852 und einen gemeinsamen Speicher 1854. In mindestens einer Ausführungsform implementiert jede SIMD-Einheit 1852 eine SIMD-Architektur und ist für die parallele Ausführung von Operationen konfiguriert. In mindestens einer Ausführungsform kann jede Recheneinheit 1850 eine beliebige Anzahl von Thread-Blöcken ausführen, aber jeder Thread-Block wird auf einer einzigen Recheneinheit 1850 ausgeführt. In mindestens einer Ausführungsform beinhaltet ein Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Ausführungs-Threads. In mindestens einer Ausführungsform ist eine Arbeitsgruppe bzw. eine Workgroup ein Thread-Block. In mindestens einer Ausführungsform führt jede SIMD-Einheit 1852 einen anderen Warp aus. In mindestens einer Ausführungsform ist ein Warp eine Gruppe von Threads (z.B. 19 Threads), wobei jeder Thread im Warp zu einem einzigen Thread-Block gehört und so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage eines einzigen Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform kann eine Prädikation verwendet werden, um einen oder mehrere Threads in einem Warp zu deaktivieren. In mindestens einer Ausführungsform ist eine Spur bzw. eine Lane ein Thread. In mindestens einer Ausführungsform ist ein Arbeitselement bzw. Workitem ein Thread. In mindestens einer Ausführungsform ist eine Wellenfront ein Warp. In mindestens einer Ausführungsform können sich verschiedene Wellenfronten in einem Thread-Block miteinander synchronisieren und über den gemeinsamen Speicher 1854 kommunizieren.
In mindestens einer Ausführungsform ist die Struktur 1860 eine Systemverbindung bzw. ein System-Interconnect, die bzw. der Daten- und Steuerungs-Übertragungen zwischen dem Kernkomplex 1810, dem Grafikkomplex 1840, den E/A-Schnittstellen 1870, den Speichercontrollern 1880, dem Anzeigecontroller 1892 und der Multimedia-Engine 1894 ermöglicht. In mindestens einer Ausführungsform kann die APU 1800, ohne Beschränkung darauf, eine beliebige Menge und Art von Systemverbindungen zusätzlich zu oder anstelle des Fabric 1860 enthalten, die Daten- und Steuerungs-Übertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten ermöglicht, die intern oder extern zur APU 1800 sein können. In mindestens einer Ausführungsform sind die E/A-Schnittstellen 1870 repräsentativ für eine beliebige Anzahl und Art von E/A-Schnittstellen (z.B. PCI, PCI-Extended („PCI-X“), PCle, Gigabit-Ethernet („GBE“), USB usw.). In mindestens einer Ausführungsform sind verschiedene Arten von Peripheriegeräten mit den E/A-Schnittstellen 1870 gekoppelt. Die Peripheriegeräte, die mit den E/A-Schnittstellen 1870 gekoppelt sind, können, ohne Beschränkung darauf, Tastaturen, Mäuse, Drucker, Scanner, Joysticks oder andere Arten von Spielsteuerungen, Medienaufzeichnungsvorrichtungen, externe Speichervorrichtungen, Netzwerkschnittstellenkarten usw. beinhalten.
In mindestens einer Ausführungsform zeigt der Anzeigecontroller AMD92 Bilder auf einer oder mehreren Anzeigevorrichtungen an, z.B. auf einer Flüssigkristallanzeige („LCD“). In mindestens einer Ausführungsform umfasst die Multimedia-Engine 240, ohne Beschränkung darauf, eine beliebige Menge und Art von Schaltkreisen, die sich auf Multimedia beziehen, wie z.B. einen Video-Dekoder, einen Video-Enkoder, einen Bildsignalprozessor usw. In mindestens einer Ausführungsform erleichtern Speichercontroller 1880 die Datenübertragung zwischen der APU 1800 und einem einheitlichen Systemspeicher 1890. In mindestens einer Ausführungsform teilen sich der Kernkomplex 1810 und der Grafikkomplex 1840 den vereinheitlichten Systemspeicher 1890.
In mindestens einer Ausführungsform implementiert die APU 1800 ein Speicher-Subsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Speichercontrollern 1880 und Speichervorrichtungen (z.B. den gemeinsam genutzten Speicher 1854) enthält, die einer Komponente zugeordnet oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die APU 1800 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Caches 1928, L3-Cache 1830 und L2-Cache 1842) beinhaltet, die jeweils für eine beliebige Anzahl von Komponenten (z.B. Kerne 1820, Kernkomplex 1810, SIMD-Einheiten 1852, Recheneinheiten 1850 und Grafikkomplex 1840) reserviert sein oder von diesen gemeinsam genutzt werden können.
19 zeigt eine CPU 1900, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die CPU 1900 von der AMD Corporation aus Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform kann die CPU 1900 so konfiguriert sein, dass sie ein Anwendungsprogramm ausführt. In mindestens einer Ausführungsform ist die CPU 1900 so konfiguriert, dass sie eine Hauptsteuerungssoftware, wie z.B. ein Betriebssystem, ausführt. In mindestens einer Ausführungsform gibt die CPU 1900 Befehle aus, die den Betrieb einer externen GPU (nicht dargestellt) steuern. In mindestens einer Ausführungsform kann die CPU 1900 so konfiguriert sein, dass sie ausführbaren Host-Code ausführt, der von CUDA-Quellcode abgeleitet ist, und kann eine externe GPU so konfiguriert sein, dass sie ausführbaren Geräte-Code ausführt, der von einem solchen CUDA-Quellcode abgeleitet ist. In mindestens einer Ausführungsform beinhaltet die CPU 1900, ohne Beschränkung darauf, eine beliebige Anzahl von Kernkomplexen 1910, ein Fabric 1960, E/A-Schnittstellen 1970 und Speichercontroller 1980.
In mindestens einer Ausführungsform beinhaltet der Kernkomplex 1910, ohne Beschränkung darauf, Kerne 1920(1)-1920(4) und einen L3-Cache 1930. In mindestens einer Ausführungsform kann der Kernkomplex 1910, ohne Beschränkung darauf, eine beliebige Anzahl von Kernen 1920 und eine beliebige Anzahl und Art von Caches in beliebiger Kombination enthalten. In mindestens einer Ausführungsform sind die Kerne 1920 so konfiguriert, dass sie Anweisungen eines bestimmten ISA ausführen. In mindestens einer Ausführungsform ist jeder Kern 1920 ein CPU-Kern.
In mindestens einer Ausführungsform beinhaltet jeder Kern 1920, ohne Beschränkung darauf, eine Abhol-/Dekodier-Einheit 1922, eine Ganzzahlausführungsmaschine 1924, eine Gleitkommaausführungsmaschine 1926 und einen L2-Cache 1928. In mindestens einer Ausführungsform holt die Abhol-/Dekodier-Einheit 1922 Anweisungen ab, dekodiert solche Anweisungen, erzeugt Mikrooperationen und sendet separate Mikroanweisungen an die Ganzzahlausführungs-Engine 1924 und die Gleitkommaausführungsmaschine 1926. In mindestens einer Ausführungsform kann die Abhol-/Dekodier-Einheit 1922 gleichzeitig eine Mikroanweisung an die Ganzzahlausführungsmaschine 1924 und eine andere Mikroanweisung an die Gleitkommaausführungsmaschine 1926 senden. In mindestens einer Ausführungsform führt die Ganzzahlausführungsmaschine 1924, ohne Beschränkung darauf, Ganzzahl- und Speicheroperationen aus. In mindestens einer Ausführungsform führt die Gleitkommamaschine 1926, ohne Beschränkung darauf, Gleitkomma- und Vektoroperationen aus. In mindestens einer Ausführungsform sendet die Abhol-/Dekodier-Einheit 1922 Mikroanweisungen an eine einzige Ausführungsmaschine, die sowohl die Ganzzahlausführungsmaschine 1924 als auch die Gleitkommaausführungsmaschine 1926 ersetzt.
In mindestens einer Ausführungsform kann jeder Kern 1920(i), wobei i eine ganze Zahl ist, die eine bestimmte Instanz des Kerns 1920 repräsentiert, auf den L2-Cache 1928(i) zugreifen, der in dem Kern 1920(i) enthalten ist. In mindestens einer Ausführungsform ist jeder in dem Kernkomplex 1910(j) enthaltene Kern 1920, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1910 repräsentiert, mit anderen Kernen 1920 in dem Kernkomplex 1910(j) über den in dem Kernkomplex 1910(j) enthaltenen L3-Cache 1930(j) verbunden. In mindestens einer Ausführungsform können die in dem Kernkomplex 1910(j) enthaltenen Kerne 1920, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1910 repräsentiert, auf den gesamten in dem Kernkomplex 1910(j) enthaltenen L3-Cache 1930(j) zugreifen. In mindestens einer Ausführungsform kann der L3-Cache 1930, ohne Beschränkung darauf, eine beliebige Anzahl von Slices enthalten.
In mindestens einer Ausführungsform ist das Fabric 1960 eine Systemverbindung, die Daten- und Steuerungs-Übertragungen über die Kernkomplexe 1910(1)-1910(N) (wobei N eine ganze Zahl größer als Null ist), E/A-Schnittstellen 1970 und Speichercontroller 1980 erleichtert. In mindestens einer Ausführungsform kann die CPU 1900, ohne Beschränkung darauf, eine beliebige Menge und Art von Systemverbindungen zusätzlich zu oder anstelle des Fabric 1960 enthalten, die Daten- und Steuerungs-Übertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten erleichtern, die intern oder extern zur CPU 1900 sein können. In mindestens einer Ausführungsform sind die E/A-Schnittstellen 1970 repräsentativ für eine beliebige Anzahl und Art von E/A-Schnittstellen (z.B. PCI , PCI-X, PCle, GBE, USB usw.). In mindestens einer Ausführungsform sind verschiedene Arten von Peripheriegeräten mit den E/A-Schnittstellen 1970 gekoppelt. Zu den Peripheriegeräten, die mit den E/A-Schnittstellen 1970 gekoppelt sind, gehören unter anderem Bildschirme, Tastaturen, Mäuse, Drucker, Scanner, Joysticks oder andere Arten von Spielsteuerungen, Medienaufzeichnungsvorrichtungen, externe Speichervorrichtungen, Netzwerkschnittstellenkarten usw.
In mindestens einer Ausführungsform erleichtern die Speichercontroller 1980 Datenübertragungen zwischen der CPU 1900 und einem Systemspeicher 1990. In mindestens einer Ausführungsform teilen sich der Kernkomplex 1910 und der Grafikkomplex 1940 den Systemspeicher 1990. In mindestens einer Ausführungsform implementiert die CPU 1900 ein Speichersubsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Speichercontrollern 1980 und Speichervorrichtungen beinhaltet, die einer Komponente zugeordnet sein oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausfüh- rungsform implementiert die CPU 1900 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Caches 1928 und L3-Caches 1930) beinhaltet, die jeweils für eine beliebige Anzahl von Komponenten (z.B. Kerne 1920 und Kernkomplexe 1910) reserviert sein oder von diesen gemeinsam genutzt werden können.
20 veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice 2090, gemäß mindestens einer Ausführungsform. Wie hierin verwendet, umfasst ein „Slice“ einen bestimmten Teil von Verarbeitungsressourcen einer Beschleunigerintegrationsschaltung. In mindestens einer Ausführungsform stellt die Beschleunigerintegrationsschaltung Cache-Verwaltung, Speicherzugriff, Kontextverwaltung und Interruptverwaltungsdienste für mehrere Grafikverarbeitungsmodule in einem Grafikbeschleunigungsmodul bereit. Die Grafikverarbeitungs-Engines können jeweils eine separate GPU umfassen. Alternativ können die Grafikverarbeitungs-Engines verschiedene Arten von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie z.B. Grafikausführungseinheiten, Medienverarbeitungs-Engines (z.B. Video-Enkoder/Dekoder), Sampler und Blit-Engines. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul eine GPU mit mehreren Grafikverarbeitungs-Engines sein. In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines einzelne GPUs sein, die auf einem gemeinsamen Package, einer Linecard oder einem Chip integriert sind.
Ein anwendungswirksamer Adressraum 2082 innerhalb eines Systemspeichers 2014 speichert Prozesselemente 2083. In einer Ausführungsform werden die Prozesselemente 2083 im Ansprechen auf GPU-Aufrufe 2081 von Anwendungen 2080, die auf dem Prozessor 2007 ausgeführt werden, gespeichert. Ein Prozesselement 2083 enthält den Prozessstatus für die entsprechende Anwendung 2080. Ein in dem Prozesselement 2083 enthaltener Arbeits- bzw. Workdeskriptor („WD“) 2084 kann ein einzelner, von einer Anwendung angeforderter Auftrag bzw. Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. In mindestens einer Ausführungsform ist der WD 2084 ein Zeiger auf eine Auftragsanforderungswarteschlange in dem effektiven Adressraum 2082 der Anwendung.
Das Grafikbeschleunigungsmodul 2046 und/oder einzelne Grafikverarbeitungs-Engines können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten eines Prozessstatus und zum Senden des WD 2084 an das Grafikbeschleunigungsmodul 2046 zum Starten eines Auftrags in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Dedizierter-Prozess-Programmiermodell implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 2046 oder eine individuelle Grafikverarbeitungs-Engine. Weil das Grafikbeschleunigungsmodul 2046 einem einzelnen Prozess gehört, initialisiert ein Hypervisor eine Beschleunigerintegrationsschaltung für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleunigerintegrationsschaltung für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 2046 zugewiesen wird.
Im Betrieb holt eine WD-Abholeinheit 2091 in dem Beschleunigerintegrations-Slice 2090 den nächsten WD 2084 ab, der eine Angabe der Arbeit enthält, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 2046 zu erledigen ist. Daten aus dem WD 2084 können in Registern 2045 gespeichert und von einer Speicherverwaltungseinheit („MMU“) 2039, einer Unterbrechungs- bzw. Interrupt-Verwaltungsschaltung 2047 und/oder einer Kontextverwaltungsschaltung 2048 verwendet werden, wie dargestellt. Eine Ausführungsform der MMU 2039 beinhaltet beispielsweise einen Segment-/Seitenlauf-Schaltkreis für den Zugriff auf Segment-/Seitentabellen 2086 innerhalb des virtuellen Betriebssystemadressraums 2085. Die Interrupt-Verwaltungsschaltung 2047 kann von dem Grafikbeschleunigungsmodul 2046 empfangene Interrupt-Ereignisse („INT“) 2092 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine von einer Grafikverarbeitungsmaschine erzeugte effektive Adresse 2093 von der MMU 2039 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungs-Engine und/oder jedes Grafikbeschleunigungsmodul 2046 ein gleicher Satz von Registern 2045 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in dem Beschleunigerintegrations-Slice 2090 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 gezeigt. Tabelle 1 -Hypervisor-initialisierte Register

1	Slicesteuerregister
2	Realadresse (RA)-Geplantprozesse-Bereichszeiger
3	Autoritätsmasken-Überschreibungsregister
4	Interruptvektor-Tabelleneintragsversatz
5	Interruptvektor-Tabelleneintragsgrenze
6	Zustandsregister
7	Logische Partitions-ID
8	Realadresse (RA)-Hypervisorbeschleunigernutzungsaufzeichnungs-Zeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - Betriebssystem-initialisierte Register

1	Prozess- und Thread-Identifikation
2	Effektivadresse (EA) Kontextspeicherungs-/Wiederherstellungs-Zeiger
3	Virtuelladresse (VA)-Beschleunigernutzungsaufzeichnungs-Zeiger
4	Virtuelladresse (VA)-Speichersegmenttabellenzeiger
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 2084 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 2046 und/oder eine bestimmte Grafikverarbeitungs-Engine. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von abzuschließender Arbeit eingerichtet hat.
21A und 21B veranschaulichen beispielhafte Grafikprozessoren, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann jeder der beispielhaften Grafikprozessoren unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellencontroller oder Universalprozessorkerne. In mindestens einer Ausführungsform sind die beispielhaften Grafikprozessoren zur Verwendung innerhalb eines SoC vorgesehen.
21A veranschaulicht einen beispielhaften Grafikprozessor 2110 eines integrierten SoC-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. 21B veranschaulicht einen weiteren beispielhaften Grafikprozessor 2140 eines integrierten SoC-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 2110 von 21A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 2140 von 21B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 2110, 2140 eine Variante des Grafikprozessors 1610 von 16 sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2110 einen Vertex-Prozessor 2105 und einen oder mehrere Fragment-Prozessor(en) 2115A-2115N (z.B. 2115A, 2115B, 2115C, 2115D, bis 2115N-1 und 2115N). In mindestens einer Ausführungsform kann der Grafikprozessor 2110 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 2105 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 2115A-2115N Fragment-(z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 2105 eine Vertex-Verarbeitungsstufe einer 3D-Grafik-Pipeline aus und erzeugt Primitive und Vertex-Daten. In mindestens einer Ausführungsform verwenden Fragmentprozessor(en) 2115A-2115N die von dem Vertexprozessor 2105 erzeugten Primitiv- und Vertexdaten, um einen Framebuffer bzw. Bildpuffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 2115A-2115N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API bereitgestellt sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API bereitgestellt sind.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2110 zusätzlich eine oder mehrere MMU(s) 2120A-2120B, Cache(s) 2125A-2125B und Schaltungsverbindung(en) bzw. Interconnect(s) 2130A-2130B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 2120A-2120B für die Zuordnung von virtuellen zu physikalischen Adressen für den Grafikprozessor 2110, einschließlich für den Vertex-Prozessor 2105 und/oder den/die Fragment-Prozessoren) 2115A-2115N, der/die auf in dem Speicher gespeicherte Vertex- oder Bild/Textur-Daten verweisen kann/können, zusätzlich zu Vertex- oder Bild/Textur-Daten, die in einem oder mehreren Cache(s) 2125A-2125B gespeichert sind. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 2120A-2120B mit anderen MMUs innerhalb eines Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 1605, Bildprozessor(en) 1615 und/oder Videoprozessor(en) 1620 von 16 zugeordnet sind, so dass jeder Prozessor 1605-1620 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem teilhaben kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 2130A-2130B dem Grafikprozessor 2110 die Verbindung mit anderen IP-Kernen innerhalb eines SoCs, entweder über einen internen Bus des SoCs oder über eine direkte Verbindung.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2140 eine oder mehrere MMU(s) 2120A-2120B, Caches 2125A-2125B und Schaltungsverbindungen 2130A-2130B des Grafikprozessors 2110 von 21A. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2140 einen oder mehrere Shader-Kerne 2155A-2155N (z.B. 2155A, 2155B, 2155C, 2155D, 2155E, 2155F bis 2155N-1 und 2155N), die eine einheitliche Shader-Kern-Architektur bereitstellen, in der ein einziger Kern oder Art oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform enthält der Grafikprozessor 2140 einen Zwischenkern-Aufgabenverwalter bzw. Intercore-Taskmanager 2145, der als ein Thread-Dispatcher bzw. -Versender fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 2155A-2155N zu verteilen, und eine Kacheleinheit 2158, um Kacheloperationen für kachelbasiertes Rendering zu beschleunigen, bei denen Renderingoperationen für eine Szene in den Bildraum unterteilt werden, um beispielsweise lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
22A veranschaulicht einen Grafikkern 2200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Grafikkern 2200 in dem Grafikprozessor 1610 von 16 enthalten sein. In mindestens einer Ausführungsform kann der Grafikkern 2200 ein einheitlicher Shader-Kern 2155A-2155N wie in 21B sein. In mindestens einer Ausführungsform beinhaltet der Grafikkern 2200 einen gemeinsam genutzten Befehlscache 2202, eine Textureinheit 2232 und einen Cache/gemeinsamen Speicher 2220, die den Ausführungsressourcen innerhalb des Grafikkerns 2200 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 2200 mehrere Slices 2201A-2201N oder Partitionen für jeden Kern enthalten, und kann ein Grafikprozessor mehrere Instanzen des Grafikkerns 2200 enthalten. Die Slices 2201A-2201N können eine Unterstützungslogik enthalten, die einen lokalen Befehlscache 2204A-2204N, einen Thread-Planer bzw. Thread-Scheduler 2206A-2206N, einen Thread-Versender bzw. Thread-Dispatcher 2208A-2208N und einen Satz von Registern 2210A-2210N beinhaltet. In mindestens einer Ausführungsform können die Slices 2201A-2201N einen Satz zusätzlicher Funktionseinheiten („AFUs“) 2212A-2212N, Gleitkommaeinheiten („FPUs“) 2214A-2214N, ganzzahlige arithmetische Logikeinheiten („ALUs“) 2216-2216N, Adressberechnungseinheiten („ACUs“) 2213A-2213N, doppeltpräzise Gleitkommaeinheiten („DPFPUs“) 2215A-2215N und Matrixverarbeitungseinheiten („MPUs“) 2217A-2217N beinhalten.
In mindestens einer Ausführungsform können die FPUs 2214A-2214N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 2215A-2215N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 2216A-2216N Ganzzahloperationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision ausführen und für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 2217A-2217N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 2217-2217N eine Vielzahl von Matrixoperationen durchführen, um CUDA-Programme zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation („GEMM“). In mindestens einer Ausführungsform können die AFUs 2212A-2212N zusätzliche logische Operationen durchführen, die nicht von Gleitkomma- oder Ganzzahleinheiten unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Cosinus usw.).
22B veranschaulicht eine Universal-Grafikverarbeitungseinheit („GPGPU“) 2230, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die GPGPU 2230 hochparallel und für den Einsatz auf einem Multi-Chip-Modul geeignet. In mindestens einer Ausführungsform kann die GPGPU 2230 so konfiguriert sein, dass hochparallele Rechenoperationen von einem Array von GPUs durchgeführt werden können. In mindestens einer Ausführungsform kann die GPGPU 2230 direkt mit anderen Instanzen der GPGPU 2230 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Ausführungszeit für CUDA-Programme zu verbessern. In mindestens einer Ausführungsform enthält die GPGPU 2230 eine Host-Schnittstelle 2232, um eine Verbindung mit einem Hostprozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 2232 eine PCIe-Schnittstelle. In mindestens einer Ausführungsform kann die Host-Schnittstelle 2232 eine herstellerspezifische Kommunikationsschnittstelle oder ein Kommunikations-Fabric sein. In mindestens einer Ausführungsform empfängt die GPGPU 2230 Befehle von einem Hostprozessor und verwendet einen globalen Planer bzw. Scheduler 2234, um Ausführungs-Threads, die mit diesen Befehlen verbunden sind, an einen Satz von Rechenclustern 2236A-2236H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 2236A-2236H einen Cachespeicher 2238. In mindestens einer Ausführungsform kann der Cachespeicher 2238 als ein übergeordneter Cache für Cachespeicher innerhalb von Rechenclustern 2236A-2236H dienen.
In mindestens einer Ausführungsform umfasst die GPGPU 2230 einen Speicher 2244A-2244B, der über eine Reihe von Speichercontrollern 2242A-2242B mit den Rechenclustern 2236A-2236H verbunden ist. In mindestens einer Ausführungsform kann der Speicher 2244A-2244B verschiedene Arten von Speichervorrichtungen umfassen, darunter DRAM oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher („SGRAM“), einschließlich Grafik-Doppeldatenraten-Speicher („GDDR“).
In mindestens einer Ausführungsform enthalten die Rechencluster 2236A-2236H jeweils einen Satz von Grafikkernen, wie z.B. den Grafikkern 2200 von 22A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten enthalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen im Zusammenhang mit CUDA-Programmen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 2236A-2236H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge der Gleitkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 2230 so konfiguriert sein, dass sie als Rechencluster arbeiten. Die Rechencluster 2236A-2236H können beliebige technisch machbare Kommunikationstechniken zur Synchronisation und zum Datenaustausch implementieren. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 2230 über die Host-Schnittstelle 2232. In mindestens einer Ausführungsform enthält die GPGPU 2230 einen E/A-Hub 2239, der die GPGPU 2230 mit einer GPU-Verbindung 2240 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 2230 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 2240 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation die zwischen mehreren Instanzen der GPGPU 2230 ermöglicht. In mindestens einer Ausführungsform koppelt die GPU-Verbindung 2240 mit einem Hochgeschwindigkeits-Interconnect, um Daten an andere GPGPUs 2230 oder Parallelprozessoren zu senden und von diesen zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 2230 in separaten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkvorrichtung, die über die Host-Schnittstelle 2232 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 2240 so konfiguriert sein, dass sie zusätzlich oder alternativ zu der Host-Schnittstelle 2232 eine Verbindung zu einem Hostprozessor ermöglicht. In mindestens einer Ausführungsform kann die GPGPU 2230 so konfiguriert sein, dass sie ein CUDA-Programm ausführt.
23A veranschaulicht einen Parallelprozessor 2300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2300 mit einem oder mehreren integrierten Schaltkreisen, wie z.B. programmierbaren Prozessoren, anwendungsspezifischen integrierten Schaltkreisen („ASICs“) oder FPGAs, implementiert sein.
In mindestens einer Ausführungsform enthält der Parallelprozessor 2300 eine Parallelverarbeitungseinheit 2302. In mindestens einer Ausführungsform enthält die Parallelverarbeitungseinheit 2302 eine E/A-Einheit 2304, die die Kommunikation mit anderen Vorrichtungen ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2302. In mindestens einer Ausführungsform kann die E/A-Einheit 2304 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2304 über eine Hub- oder Switch-Schnittstelle, wie z.B. den Speicher-Hub 2305, mit anderen Vorrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 2305 und der E/A-Einheit 2304 eine Kommunikationsverbindung. In mindestens einer Ausführungsform ist die E/A-Einheit 2304 mit einer Host-Schnittstelle 2306 und einer Speicherkreuzschiene 2316 verbunden, wobei die Host-Schnittstelle 2306 Befehle zur Durchführung von Verarbeitungsvorgängen und die Speicherkreuzschiene 2316 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform kann die Host-Schnittstelle 2306 dann, wenn die Host-Schnittstelle einen Befehlspuffer über die E/A-Einheit 2304 empfängt, Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 2308 leiten. In mindestens einer Ausführungsform ist das Frontend 2308 mit einem Planer bzw. Scheduler 2310 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungsfeld bzw. Verarbeitungs-Array 2312 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 2310 sicher, dass das Verarbeitungs-Array 2312 richtig konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungs-Array 2312 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 2310 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Scheduler 2310 so konfigurierbar, dass er komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Bevorrechtigung und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 2312 ausgeführt werden. In mindestens einer Ausführungsform kann die Hostsoftware Arbeitslasten für die Planung auf dem Verarbeitungs-Array 2312 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch über das Verarbeitungs-Array 2312 durch die Logik des Schedulers 2310 in einem Mikrocontroller mit Scheduler 2310 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 2312 bis zu „N“ Cluster umfassen (z.B. Cluster 2314A, Cluster 2314B bis Cluster 2314N). In mindestens einer Ausführungsform kann jeder Cluster 2314A-2314N des Verarbeitungs-Arrays 2312 eine große Anzahl gleichzeitiger Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 2310 den Clustern 2314A-2314N des Verarbeitungs-Arrays 2312 durch Verwenden verschiedener Planungs- und/oder Arbeitsverteilungsalgorithmen, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht, Arbeit zuweisen. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 2310 gehandhabt werden, oder kann teilweise durch die Compilerlogik während der Kompilierung der Programmlogik, die für die Ausführung durch das Verarbeitungs-Array 2312 konfiguriert ist, unterstützt werden. In mindestens einer Ausführungsform können verschiedene Cluster 2314A-2314N des Verarbeitungs-Arrays 2312 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 2312 so konfiguriert sein, dass es verschiedene Arten von parallelen Verarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungs-Array 2312 so konfiguriert, dass es parallele Universalrechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform das Verarbeitungs-Array 2312 Logik zur Ausführung von Verarbeitungsaufgaben enthalten, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungs-Array 2312 so konfiguriert, dass es parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungsarray 2312 zusätzliche Logik enthalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und anderer Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungs-Array 2312 so konfiguriert sein, dass es auf die Grafikverarbeitung bezogene Shader-Programme ausführt, wie z.B. Vertex-Shader, Tesselations-Shader, Geometrie-Shader und Pixel-Shader, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2302 Daten aus dem Systemspeicher über die E/A-Einheit 2304 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung in dem On-Chip-Speicher (z.B. einem Parallelprozessorspeicher 2322) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform kann dann, wenn die Parallelverarbeitungseinheit 2302 zur Durchführung der Grafikverarbeitung verwendet wird, der Scheduler 2310 so konfiguriert sein, dass er eine Verarbeitungslast in ungefähr gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2314A-2314N des Verarbeitungsarrays 2312 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungs-Arrays 2312 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Teil so konfiguriert sein, dass er ein Vertexshading und eine Topologieerzeugung durchführt, ein kann zweiter Teil so konfiguriert sein, dass er Tesselation und Geometrieshading durchführt, und kann ein dritter Teil so konfiguriert sein, dass er Pixelshading oder andere Bildschirmraumoperationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 2314A-2314N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zur weiteren Verarbeitung zwischen den Clustern 2314A-2314N übertragen werden können.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 2312 Verarbeitungsaufgaben empfangen, die über den Scheduler 2310 auszuführen sind, der Befehle zur Definition von Verarbeitungsaufgaben von dem Frontend 2308 empfängt. In mindestens einer Ausführungsform können die Verarbeitungsaufgaben Indizes der zu verarbeitenden Daten enthalten, z.B. Oberflächen-(Patch-)Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z.B. welches Programm auszuführen ist). In mindestens einer Ausführungsform kann der Scheduler 2310 so konfiguriert sein, dass er den Aufgaben entsprechende Indizes abruft oder Indizes von dem Frontend 2308 empfängt. In mindestens einer Ausführungsform kann das Frontend 2308 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungs-Array 2312 in einen gültigen Zustand versetzt wird, bevor eine durch eingehende Befehlspuffer (z.B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2302 mit dem Parallelprozessorspeicher 2322 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2322 über eine Speicherkreuzschiene 2316 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungs-Array 2312 sowie von der E/A-Einheit 2304 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2316 über eine Speicherschnittstelle 2318 auf den Parallelprozessorspeicher 2322 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2318 mehrere Partitionseinheiten (z.B. eine Partitionseinheit 2320A, eine Partitionseinheit 2320B bis eine Partitionseinheit 2320N) beinhalten, die jeweils mit einem Teil (z.B. einer Speichereinheit) des Parallelprozessorspeichers 2322 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2320A-2320N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 2320A eine entsprechende erste Speichereinheit 2324A hat, eine zweite Partitionseinheit 2320B eine entsprechende Speichereinheit 2324B hat und eine N-te Partitionseinheit 2320N eine entsprechende N-te Speichereinheit 2324N hat. In mindestens einer Ausführungsform kann die Anzahl der Partitionseinheiten 2320A-2320N nicht gleich der Anzahl der Speichereinheiten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 2324A-2324N verschiedene Arten von Speichervorrichtungen enthalten, einschließlich DRAM oder Grafik-Direktzugriffsspeicher, wie SGRAM, einschließlich GDDR-Speicher. In mindestens einer Ausführungsform können die Speichereinheiten 2324A-2324N auch 3D-Stapelspeicher enthalten, einschließlich, aber nicht beschränkt auf, Speicher mit hoher Bandbreite („HBM“). In mindestens einer Ausführungsform können Renderingziele, wie z.B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 2324A-2324N hinweg gespeichert werden, so dass die Partitionseinheiten 2320A-2320N Teile jedes Renderingziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 2322 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2322 zugunsten eines einheitlichen Speicherdesigns, das den Systemspeicher in Verbindung mit dem lokalen Cachespeicher nutzt, ausgeschlossen sein.
In mindestens einer Ausführungsform kann jeder der Cluster 2314A-2314N des Verarbeitungs-Arrays 2312 Daten verarbeiten, die in jede der Speichereinheiten 2324A-2324N in dem Parallelprozessorspeicher 2322 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2316 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 2314A-2314N an eine beliebige Partitionseinheit 2320A-2320N oder an einen anderen Cluster 2314A-2314N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 2314A-2314N mit der Speicherschnittstelle 2318 über die Speicherkreuzschiene 2316 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat die Speicherkreuzschiene 2316 eine Verbindung zu der Speicherschnittstelle 2318, um mit der E/A-Einheit 2304 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 2322, so dass die Verarbeitungseinheiten in den verschiedenen Clustern 2314A-2314N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 2302 ist. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2316 virtuelle Kanäle verwenden, um Verkehrsstreams zwischen Clustern 2314A-2314N und Partitionseinheiten 2320A-2320N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2302 auf einer einzigen Steckkarte bzw. Add-in-Karte bereitgestellt sein, oder es können mehrere Add-in-Karten miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 2302 so konfiguriert sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2302 im Vergleich zu anderen Instanzen Gleitkommaeinheiten mit höherer Präzision enthalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2302 oder des Parallelprozessors 2300 enthalten, in einer Vielzahl von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder Handheld-Personal Computer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
23B zeigt einen Verarbeitungscluster 2394, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Verarbeitungscluster 2394 in einer Parallelverarbeitungseinheit enthalten. In mindestens einer Ausführungsform ist der Verarbeitungscluster 2394 einer der Verarbeitungscluster 2314A-2314N von 23. In mindestens einer Ausführungsform kann der Verarbeitungscluster 2394 so konfiguriert sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD („Single Instruction, Multiple Data“)-Befehlsausgabetechniken verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden SIMT („Single Instruction, Multiple Thread“)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die so konfiguriert ist, dass sie Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes Verarbeitungsclusters 2394 ausgibt.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2394 über einen Pipeline-Manager 2332 gesteuert werden, der Verarbeitungsaufgaben auf parallele SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 2332 Anweisungen von dem Scheduler 2310 von 23 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2334 und/oder eine Textureinheit 2336. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2334 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen in dem Verarbeitungscluster 2394 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 2334 in dem Verarbeitungscluster 2394 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2334 Daten verarbeiten und kann eine Datenkreuzschiene 2340 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Manager 2332 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über die Datenkreuzschiene 2340 zu verteilen sind.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2334 innerhalb des Verarbeitungsclusters 2394 einen identischen Satz an funktioneller Ausführungslogik (z.B. arithmetische Logikeinheiten, Lade-/Speichereinheiten („LSUs“) usw.) enthalten. In mindestens einer Ausführungsform kann die funktionelle Ausführungslogik in einer Pipeline konfiguriert sein, in der neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionelle Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit funktionellen Einheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von funktionellen Einheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 2394 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt eine Thread-Gruppe ein Programm auf unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb des Grafik-Multiprozessors 2334 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads umfassen als die Anzahl der Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2334. In mindestens einer Ausführungsform können dann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines beinhaltet, eine oder mehrere der Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2334 enthalten. Wenn eine Thread-Gruppe mehr Threads umfasst als die Anzahl der Verarbeitungs-Engines in dem Grafik-Multiprozessor 2334, kann die Verarbeitung in mindestens einer Ausführungsform über aufeinanderfolgende Taktzyklen hinweg durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf dem Grafik-Multiprozessor 2334 ausgeführt werden.
In mindestens einer Ausführungsform enthält der Grafik-Multiprozessor 2334 einen internen Cachespeicher, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2334 auf einen internen Cache verzichten und einen Cachespeicher (z.B. L1-Cache 2348) innerhalb des Verarbeitungsclusters 2394 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2334 auch Zugriff auf Level-2 („L2“)-Caches innerhalb von Partitionseinheiten (z.B. den Partitionseinheiten 2320A-2320N von 23A), die von allen Verarbeitungsclustern 2394 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2334 auch auf den globalen Off-Chip-Speicher zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher umfassen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 2302 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform umfasst der Verarbeitungscluster 2394 mehrere Instanzen des Grafik-Multiprozessors 2334, die sich gemeinsame Anweisungen und Daten teilen können, die in dem L1-Cache 2348 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2394 eine MMU 2345 enthalten, die so konfiguriert ist, dass sie virtuelle Adressen auf physische Adressen abbildet. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2345 innerhalb der Speicherschnittstelle 2318 von 23 befinden. In mindestens einer Ausführungsform enthält die MMU 2345 einen Satz von Seitentabelleneinträgen („PTEs“), die verwendet werden, um eine virtuelle Adresse auf eine physische Adresse einer Tile bzw. Kachel abzubilden, und optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 2345 Adressübersetzungs-Lookaside-Puffer („TLBs“) oder Caches enthalten, die sich in dem Grafik-Multiprozessor 2334 oder in dem L1-Cache 2348 oder in dem Verarbeitungscluster 2394 befinden können. In mindestens einer Ausführungsform wird eine physische Adresse verarbeitet, um die Lokalität des Oberflächendatenzugriffs zu verteilen, um ein effizientes Request Interleaving zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cachezeile ein Hit oder ein Miss ist.
In mindestens einer Ausführungsform kann der Verarbeitungscluster 2394 so konfiguriert sein, dass jeder Grafik-Multiprozessor 2334 mit einer Textureinheit 2336 gekoppelt ist, um Texturabbildungsoperationen, z.B. ein Bestimmen von Texturabtastpositionen, ein Lesen von Texturdaten und ein Filtern von Texturdaten. durchzuführen. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht dargestellt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2334 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 2334 eine verarbeitete Aufgabe an die Datenkreuzschiene 2340 aus, um die verarbeitete Aufgabe einem anderen Verarbeitungscluster 2394 zur weiteren Verarbeitung bereitzustellen oder um die verarbeitete Aufgabe in einem L2-Cache, einem lokalen Parallelprozessorspeicher oder einem Systemspeicher über die Speicherkreuzschiene 2316 zu speichern. In mindestens einer Ausführungsform ist eine Pre-Raster-Operations-Einheit („preROP“) 2342 so konfiguriert, dass sie Daten von dem Grafik-Multiprozessor 2334 empfängt und Daten an ROP-Einheiten weiterleitet, die sich bei den hierin beschriebenen Partitionseinheiten (z.B. den Partitionseinheiten 2320A-2320N in 23) befinden können. In mindestens einer Ausführungsform kann die PreROP 2342 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
23C veranschaulicht einen Grafik-Multiprozessor 2396, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2396 der Grafik-Multiprozessor 2334 von 23B. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2396 mit dem Pipeline-Manager 2332 des Verarbeitungsclusters 2394 gekoppelt. In mindestens einer Ausführungsform hat der Grafik-Multiprozessor 2396 eine Ausführungs-Pipeline, die unter anderem einen Anweisungscache 2352, eine Anweisungseinheit 2354, eine Adressabbildungseinheit 2356, eine Registerdatei 2358, einen oder mehrere GPGPU-Kerne 2362 und eine oder mehrere LSUs 2366 beinhaltet. Die GPGPU-Kerne 2362 und die LSUs 2366 sind über eine Speicher- und Cache-Verbindung 2368 mit dem Cachespeicher 2372 und dem gemeinsamen Speicher 2370 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungscache 2352 einen Stream bzw. Strom von auszuführenden Befehlen von dem Pipeline-Manager 2332. In mindestens einer Ausführungsform werden die Befehle in dem Anweisungscache 2352 zwischengespeichert und von der Anweisungseinheit 2354 zur Ausführung bereitgestellt. In mindestens einer Ausführungsform kann die Anweisungseinheit 2354 Anweisungen als Thread-Gruppen (z.B. Warps) versenden, wobei jeder Thread einer Thread-Gruppe einer anderen Ausführungseinheit innerhalb des GPGPU-Kerns 2362 zugewiesen ist. In mindestens einer Ausführungsform kann ein Befehl durch Spezifizieren einer Adresse in einem einheitlichen Adressraum auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 2356 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die LSUs 2366 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 2358 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2396 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 2358 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 2362, LSUs 2366) des Grafik-Multiprozessors 2396 verbunden sind.
In mindestens einer Ausführungsform ist die Registerdatei 2358 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 2358 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 2358 zwischen verschiedenen Thread-Gruppen aufgeteilt, die von dem Grafik-Multiprozessor 2396 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2362 jeweils FPUs und/oder Integer-ALUs enthalten, die zur Ausführung von Anweisungen des Grafik-Multiprozessors 2396 verwendet werden. Die GPGPU-Kerne 2362 können eine ähnliche Architektur aufweisen oder sich in der Architektur unterscheiden. In mindestens einer Ausführungsform enthält ein erster Teil der GPGPU-Kerne 2362 eine FPU mit einfacher Genauigkeit und eine Integer-ALU, während ein zweiter Teil der GPGPU-Kerne 2362 eine FPU mit doppelter Genauigkeit enthält. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2396 zusätzlich eine oder mehrere Funktionseinheiten mit fester Funktion oder mit Sonderfunktion enthalten, um spezifische Funktionen wie Kopierrechteck- oder Pixelmischoperationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne 2362 auch eine Logik mit fester oder spezieller Funktion enthalten.
In mindestens einer Ausführungsform enthalten die GPGPU-Kerne 2362 SIMD-Logik, die in der Lage ist, einen einzigen Befehl auf mehreren Datensätzen auszuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 2362 physisch SIMD4-, SIMD8- und SIMD16-Anweisungen und logisch SIMD1-, SIMD2- und SIMD32-Anweisungen ausführen. In mindestens einer Ausführungsform können SIMD-Befehle für die GPGPU-Kerne 2362 zur Kompilierzeit von einem Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single Program Multiple Data („SPMD“) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzige SIMD-Anweisung ausgeführt werden. Zum Beispiel können in mindestens einer Ausführungsform acht SIMT-Threads, die die gleichen oder ähnliche Operationen ausführen, parallel über eine einzige SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2368 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 2396 mit der Registerdatei 2358 und dem gemeinsamen Speicher 2370 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2368 eine Kreuzschienenverbindung, die es der LSU 2366 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 2370 und der Registerdatei 2358 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 2358 mit derselben Frequenz arbeiten wie die GPGPU-Kerne 2362, so dass die Datenübertragung zwischen den GPGPU-Kernen 2362 und der Registerdatei 2358 eine sehr geringe Latenz aufweist. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2370 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 2396 ausgeführt werden. In mindestens einer Ausführungsform kann der Cachespeicher 2372 z.B. als Datencache verwendet werden, um Texturdaten zu cachen, die zwischen Funktionseinheiten und der Textureinheit 2336 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2370 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf den GPGPU-Kernen 2362 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die in dem Cachespeicher 2372 gespeichert sind, programmatisch Daten in dem gemeinsam genutzten Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit einem Hostprozessor/mit Kernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyse-operationen und verschiedene Universal-GPU-Funktionen (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann eine GPU über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie beispielsweise PCle oder NVLink) mit dem Hostprozessor/mit Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann ein Grafikprozessor auf demselben Gehäuse oder Chip wie die Kerne integriert sein und mit den Kernen über einen Prozessorbus/einen Interconnect kommunizieren, der sich innerhalb eines Gehäuses oder eines Chips befindet. In mindestens einer Ausführungsform können Prozessorkerne unabhängig von der Art und Weise, in der ein Grafikprozessor verbunden ist, dem Grafikprozessor Arbeit in Form von Sequenzen von Befehlen/Anweisungen, die in einem WD enthalten sind, zuweisen. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logik zur effizienten Verarbeitung dieser Befehle/Anweisungen.
24 zeigt einen Grafikprozessor 2400, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst der Grafikprozessor 2400 eine Ringverbindung 2402, ein Pipeline-Frontend 2404, eine Media Engine 2437 und Grafikkerne 2480A-2480N. In mindestens einer Ausführungsform verbindet die Ringverbindung 2402 den Grafikprozessor 2400 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 2400 einer von vielen Prozessoren, die in ein Multikern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 2400 Stapel von Befehlen über die Ringverbindung 2402. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 2403 in dem Pipeline-Frontend 2404 interpretiert. In mindestens einer Ausführungsform enthält der Grafikprozessor 2400 eine skalierbare Ausführungslogik zur Durchführung der 3D-Geometrieverarbeitung und der Medienverarbeitung über den/die Grafikkern(e) 2480A-2480N. In mindestens einer Ausführungsform liefert der Befehlsstreamer 2403 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2436. In mindestens einer Ausführungsform liefert der Befehlsstreamer 2403 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 2434, das mit einer Medien-Engine 2437 gekoppelt ist. In mindestens einer Ausführungsform umfasst die Medien-Engine 2437 eine Video Quality Engine („VQE“) 2430 für die Video- und Bildnachbearbeitung und eine Multiformat-Kodier-/ Dekodier-Engine („MFX“) 2433 für die hardwarebeschleunigte Kodierung und Dekodierung von Mediendaten. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2436 und die Medien-Engine 2437 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2480A bereitgestellt werden.
In mindestens einer Ausführungsform enthält der Grafikprozessor 2400 skalierbare Thread-Ausführungsressourcen mit modularen Grafikkernen 2480A-2480N (manchmal als Kern-Slices bezeichnet), die jeweils mehrere Subkerne 2450A-550N, 2460A-2460N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 2400 eine beliebige Anzahl von Grafikkernen 2480A bis 2480N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2400 einen Grafikkern 2480A mit mindestens einem ersten Subkern 2450A und einem zweiten Subkern 2460A. In mindestens einer Ausführungsform ist der Grafikprozessor 2400 ein Prozessor mit geringem Stromverbrauch und einem einzigen Subkern (z.B. dem Subkern 2450A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2400 mehrere Grafikkerne 2480A-2480N, die jeweils einen Satz erster Subkerne 2450A-2450N und einen Satz zweiter Subkerne 2460A-2460N umfassen. In mindestens einer Ausführungsform enthält jeder Subkern in den ersten Subkernen 2450A-2450N mindestens einen ersten Satz von Ausführungseinheiten („EUs“) 2452A-2452N und Medien-/Textur-Sampler 2454A-2454N. In mindestens einer Ausführungsform enthält jeder Subkern in den zweiten Subkernen 2460A-2460N mindestens einen zweiten Satz von Ausführungseinheiten 2462A-2462N und Samplern 2464A-2464N. In mindestens einer Ausführungsform teilt sich jeder Subkern 2450A-2450N, 2460A-2460N einen Satz von gemeinsam genutzten Ressourcen 2470A-2470N. In mindestens einer Ausführungsform umfassen die gemeinsam genutzten Ressourcen 2470 den gemeinsam genutzten Cachespeicher und die Pixeloperationslogik.
25 veranschaulicht einen Prozessor 2500, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2500, ohne Beschränkung darauf, Logikschaltungen zur Ausführung von Befehlen enthalten. In mindestens einer Ausführungsform kann der Prozessor 2500 Befehle ausführen, einschließlich x86-Befehle, ARM-Befehle, spezielle Befehle für ASICs usw. In mindestens einer Ausführungsform kann der Prozessor 2510 Register enthalten, um gepackte Daten zu speichern, wie z.B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Ganzzahl- als auch in Gleitkommaform verfügbar sind, mit gepackten Datenelementen arbeiten, die SIMD- und Streaming-SIMD-Erweiterungsbefehle („SSE“) begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden aufnehmen. In mindestens einer Ausführungsform können die Prozessoren 2510 Anweisungen zur Beschleunigung von CUDA-Programmen ausführen.
In mindestens einer Ausführungsform enthält der Prozessor 2500 ein In-Order-Front-End („Front-End“) 2501 zum Abrufen von auszuführenden Anweisungen und zur Vorbereitung von Anweisungen, die später in der Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Front-End 2501 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform holt ein Anweisungs-Vorabrufer bzw. -Prefetcher 2526 Anweisungen aus dem Speicher und leitet sie an einen Anweisungs-Dekodierer 2528 weiter, der seinerseits Anweisungen dekodiert oder interpretiert. In mindestens einer Ausführungsform dekodiert der Anweisungs-Dekodierer 2528 beispielsweise eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ (auch „mikro-ops“ oder „uops“ genannt) bezeichnet werden, um sie auszuführen. In mindestens einer Ausführungsform zerlegt der Anweisungs-Dekodierer 2528 die Anweisung in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Ausführung von Operationen verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 2530 dekodierte Uops in programmgeordnete Sequenzen oder Traces in einer Uop-Warteschlange 2534 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform stellt dann, wenn der Trace-Cache 2530 auf eine komplexe Anweisung stößt, ein Mikrocode-ROM 2532 Uops bereit, die zum Abschluss einer Operation benötigt werden.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzige Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um den vollen Betriebsablauf abzuschließen. In mindestens einer Ausführungsform kann der Anweisungs-Dekodierer 2528 auf den Mikrocode-ROM 2532 zugreifen, wenn mehr als vier Mikro-Ops für die Ausführung einer Anweisung erforderlich sind. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops für die Verarbeitung in dem Anweisungs-Dekodierer 2528 dekodiert werden. In mindestens einer Ausführungsform kann eine Anweisung in dem Mikrocode-ROM 2532 gespeichert werden, falls eine Anzahl von Mikro-Ops zur Ausführung der Operation benötigt wird. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2530 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um einen oder mehrere Anweisungen aus dem Mikrocode-ROM 2532 zu vervollständigen. In mindestens einer Ausführungsform kann das Front-End 2501 der Maschine, nachdem der Mikrocode-ROM 2532 die Sequenzierung von Mikro-Ops für eine Anweisung beendet hat, das Abrufen von Mikro-Ops aus dem Trace-Cache 2530 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Engine („Out of Order Engine“) 2503 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss von Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie eine Pipeline durchlaufen und für die Ausführung geplant werden. Die Out-of-Order-Ausführungslogik 2503 beinhaltet, ohne darauf beschränkt zu sein, einen Allokator/Register-Umbenenner 2540, eine Speicher-Uop-Warteschlange 2542, eine Ganzzahl-/Gleitkomma-Uop-Warteschlange 2544, einen Speicher-Scheduler 2546, einen schnellen Scheduler 2502, einen langsamen/allgemeinen Gleitkomma-Scheduler („langsamer/allgemeiner FP-Scheduler“) 2504 und einen einfachen Gleitkomma-Scheduler („einfacher FP-Scheduler“) 2506. In mindestens einer Ausführungsform werden der schnelle Scheduler 2502, der langsame/allgemeine Gleitkomma-Scheduler 2504 und der einfache Gleitkomma-Scheduler 2506 hierin auch gemeinsam als „Uop-Scheduler 2502, 2504, 2506“ bezeichnet. Der Allocator/Register-Umbenenner 2540 weist Maschinenpuffer und Ressourcen zu, die jede Uop zur Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allocator/Register-Umbenenner 2540 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allocator/Register-Umbenenner 2540 auch einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 2542 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 2544 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 2546 und den Uop-Schedulern 2502, 2504, 2506. In mindestens einer Ausführungsform bestimmen die Uop-Scheduler 2502, 2504, 2506, wann eine Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungs-ressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Scheduler 2502 in jeder Hälfte des Haupttaktzyklus terminieren, während der langsame/allgemeine Gleitkomma-Scheduler 2504 und der einfache Gleitkomma-Scheduler 2506 einmal pro Hauptprozessortaktzyklus terminieren können. In mindestens einer Ausführungsform arbitrieren die Uop-Scheduler 2502, 2504, 2506 für Versende- bzw. Dispatch-Ports, um Uops für die Ausführung zu planen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 2511, ohne Beschränkung darauf, eine Ganzzahl-Registerdatei/ein Bypass-Netzwerk 2508, eine Gleitkommaregisterdatei/ein Bypass-Netzwerk („FP-Registerdatei/ein Bypass-Netzwerk“) 2510, Adressgenerierungseinheiten („AGUs“) 2512 und 2514, schnelle ALUs bzw. S-ALUSs 2516 und 2518, eine langsame ALU bzw. L-ALU 2520, eine Gleitkomma-ALU („FP“) 2522 und eine Gleitkomma-Bewegungseinheit („FP-Move“) 2524. In mindestens einer Ausführungsform werden die Ganzzahl-Registerdatei/das Bypass-Netzwerk 2508 und die Gleitkomma-Registerdatei/das Bypass-Netzwerk 2510 hierin auch als „Registerdateien 2508, 2510“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 2512 und 2514, die schnellen ALUs 2516 und 2518, die langsame ALU 2520, die Gleitkomma-ALU 2522 und die Gleitkomma-Bewegungseinheit 2524 hierin auch als „Ausführungseinheiten 2512, 2514, 2516, 2518, 2520, 2522 und 2524“ bezeichnet. In mindestens einer Ausführungsform kann ein Ausführungsblock, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform können die Registerdateien 2508, 2510 zwischen den Uop-Schedulern 2502, 2504, 2506 und den Ausführungseinheiten 2512, 2514, 2516, 2518, 2520, 2522 und 2524 angeordnet sein. In mindestens einer Ausführungsform führt das Ganzzahl-Registerdatei/das Bypass-Netzwerk 2508 Ganzzahloperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Bypass-Netzwerk 2510 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2508, 2510, ohne Beschränkung darauf, ein Bypass-Netzwerk beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2508, 2510 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Ganzzahl-Registerdatei/das Bypass-Netzwerk 2508, ohne Beschränkung darauf, zwei separate Registerdateien beinhalten, eine Registerdatei für Daten niedriger Ordnung mit 32 Bits und eine zweite Registerdatei für Daten hoher Ordnung mit 32 Bits. In mindestens einer Ausführungsform kann die Gleitkomma-Registerdatei/das Bypass-Netzwerk 2510, ohne Beschränkung darauf, 128 Bit breite Einträge enthalten, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2512, 2514, 2516, 2518, 2520, 2522, 2524 Anweisungen ausführen. In mindestens einer Ausführungsform speichern Registerdateien 2508, 2510 Ganzzahl- und Gleitkomma-Daten-Operandenwerte, die Mikroanweisungen ausführen müssen. In mindestens einer Ausführungsform kann der Prozessor 2500, ohne Beschränkung darauf, eine beliebige Anzahl und Kombination von Ausführungseinheiten 2512, 2514, 2516, 2518, 2520, 2522, 2524 enthalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2522 und die Gleitkomma-Bewegungseinheit 2524 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2522, ohne Beschränkung darauf, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Dividieren, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Anweisungen, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 2516, 2518 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUS 2516, 2518 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahloperationen an die langsame ALU 2520, da die langsame ALU 2520, ohne Beschränkung darauf, Ganzzahl-Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z.B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicher-Lade-/Speicher-Operationen von den AGUs 2512, 2514 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2516, die schnelle ALU 2518 und die langsame ALU 2520 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2516, die schnelle ALU 2518 und die langsame ALU 2520 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 158, 286, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2522 und die Gleitkomma-Bewegungseinheit („FP MOVE“) 2524 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2522 und die Gleitkomma-Bewegungseinheit 2524 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform versenden die Uop-Scheduler 2502, 2504, 2506 abhängige Operationen, bevor die Ausführung der übergeordneten Last beendet ist. Da in mindestens einer Ausführungsform UOPs spekulativ geplant und in dem Prozessor 2500 ausgeführt werden können, kann der Prozessor 2500 auch Logik zur Behandlung von Speicherfehlern enthalten. In mindestens einer Ausführungsform kann es dann, wenn eine Datenlast in einem Datencache fehlschlägt, abhängige Operationen in der Pipeline geben, die einen Scheduler mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut abgespielt werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Scheduler und Wiedergabemechanismen von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Anweisungen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb eines Prozessors (aus der Sicht eines Programmierers) nutzbar sein können. In mindestens einer Ausführungsform brauchen die Register nicht auf einen bestimmten Schaltungstyp beschränkt zu sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Ganzzahlregister 32-Bit-Ganzzahl-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
26 zeigt einen Prozessor 2600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Prozessor 2600, ohne Beschränkung darauf, einen oder mehrere Prozessorkerne („Kerne“) 2602A-2602N, einen integrierten Speichercontroller 2614 und einen integrierten Grafikprozessor 2608. In mindestens einer Ausführungsform kann der Prozessor 2600 zusätzliche Kerne bis hin zu und einschließlich des zusätzlichen Prozessorkerns 2602N enthalten, der durch gestrichelte, linierte Kästen dargestellt ist. In mindestens einer Ausführungsform enthält jeder der Prozessorkerne 2602A-2602N eine oder mehrere interne Cacheeinheiten 2604A-2604N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cacheeinheiten 2606.
In mindestens einer Ausführungsform repräsentieren die internen Cacheeinheiten 2604A-2604N und die gemeinsam genutzten Cacheeinheiten 2606 eine Cachespeicherhierarchie innerhalb des Prozessors 2600. In mindestens einer Ausführungsform können die Cachespeichereinheiten 2604A-2604N mindestens eine Ebene von Befehls- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie z.B. L2, L3, Ebene 4 („L4“) oder andere Cacheebenen, beinhalten, wobei eine höchste Cacheebene vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cacheeinheiten 2606 und 2604A-2604N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2600 auch einen Satz von einer oder mehreren Buscontrollereinheiten 2616 und einen Systemagent-Kern 2610 enthalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Buscontrollereinheiten 2616 einen Satz von Peripheriebussen, wie z.B. einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagent-Kern 2610 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform enthält der Systemagent-Kern 2610 einen oder mehrere integrierte Speichercontroller 2614 zur Verwaltung des Zugriffs auf verschiedene externe Speichervorrichtungen (nicht gezeigt).
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 2602A-2602N Unterstützung für gleichzeitiges Multithreading. In mindestens einer Ausführungsform enthält der Systemagent-Kern 2610 Komponenten zum Koordinieren und Betreiben der Prozessorkerne 2602A-2602N während der Multithreading-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagent-Kern 2610 zusätzlich eine Leistungssteuerungseinheit („PCU“) enthalten, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2602A-2602N und des Grafikprozessors 2608 beinhaltet.
In mindestens einer Ausführungsform enthält der Prozessor 2600 zusätzlich einen Grafikprozessor 2608 zur Ausführung von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 2608 mit gemeinsam genutzten Cacheeinheiten 2606 und dem Systemagent-Kern 2610 gekoppelt, einschließlich eines oder mehrerer integrierter Speichercontroller 2614. In mindestens einer Ausführungsform enthält der Systemagent-Kern 2610 auch einen Anzeigecontroller 2611, um die Ausgabe des Grafikprozessors an ein oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann der Anzeigecontroller 2611 auch ein separates Modul sein, das über mindestens eine Verbindung bzw. einen Interconnect mit dem Grafikprozessor 2608 gekoppelt ist, oder kann in den Grafikprozessor 2608 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2612 verwendet, um interne Komponenten des Prozessors 2600 zu koppeln. In mindestens einer Ausführungsform kann auch eine alternative Verbindungseinheit verwendet werden, z.B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2608 über eine E/A-Verbindung 2613 mit der Ringverbindung 2612 gekoppelt.
In mindestens einer Ausführungsform repräsentiert die E/A-Verbindung 2613 mindestens eine von mehreren Arten von E/A-Verbindungen, einschließlich einer On-Package-E/A-Verbindung, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2618, wie z.B. einem eDRAM-Modul, erleichtert. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2602A-2602N und der Grafikprozessor 2608 eingebettete Speichermodule 2618 als gemeinsame LLC.
In mindestens einer Ausführungsform sind die Prozessorkerne 2602A-2602N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2602A-2602N heterogen in Bezug auf die ISA, wobei ein oder mehrere Prozessorkerne 2602A-2602N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2602A-2602N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2602A-2602N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2600 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
27 veranschaulicht einen Grafikprozessorkern 2700, gemäß mindestens einer beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2700 in einem Grafikkern-Array enthalten. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2700, der manchmal auch als ein Core Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2700 beispielhaft für ein Grafikkern-Slice, und ein Grafikprozessor, wie hierin beschrieben, kann mehrere Grafikkern-Slices enthalten, die auf den angestrebten Energie- und Leistungsumfängen basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 2700 einen Festfunktionsblock 2730 enthalten, der mit mehreren Subkernen 2701A-2701 F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke von Logik allgemeiner und fester Funktion enthalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2730 eine Geometrie/Festfunktions-Pipeline 2736, die von allen Subkernen in dem Grafikprozessor 2700, z.B. in Grafikprozessor-Implementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch, gemeinsam genutzt werden kann. In mindestens einer Ausführungsform beinhaltet die Geometrie/Festfunktions-Pipeline 2736 eine 3D-Festfunktions-Pipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified Return Puffer-Manager, der Unified Return Puffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2730 darüber hinaus eine Grafik-SoC-Schnittstelle 2737, einen Grafik-Mikrocontroller 2738 und eine Medienpipeline 2739. Die Grafik-SoC-Schnittstelle 2737 stellt eine Schnittstelle zwischen dem Grafikkern 2700 und anderen Prozessorkernen innerhalb einer integrierten SoC-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2738 ein programmierbarer Subprozessor, der so konfiguriert werden kann, dass er verschiedene Funktionen des Grafikprozessors 2700 verwaltet, einschließlich Thread-Versendung, Planung und Präemption. In mindestens einer Ausführungsform enthält die Medienpipeline 2739 Logik zur Erleichterung der Dekodierung, Kodierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medienpipeline 2739 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Subkerne 2701-2701 F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2737 dem Grafikkern 2700 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten LLC-Speicher, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2737 auch Kommunikation mit Vorrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z.B. Kamera-Bildgebungs-Pipelines, und ermöglicht sie die Verwendung von und/oder implementiert globale(n) Speicheratome(n), die von einem Grafikkern 2700 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2737 auch Energieverwaltungssteuerungen für den Grafikkern 2700 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2700 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2737 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so konfiguriert sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2739 gesendet werden, wenn Medienoperationen durchzuführen sind, oder an eine Geometrie- und Festfunktions-Pipeline (z.B. die Geometrie- und Festfunktions-Pipeline 2736, die Geometrie- und Festfunktions-Pipeline 2714), wenn Grafikverarbeitungsoperationen durchzuführen sind.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2738 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2700 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2738 die Planung von Grafik- und/oder Rechenlasten auf verschiedenen parallelen Grafik-Engines in den Arrays 2702A-2702F, 2704A-2704F der Ausführungseinheiten (EU) in den Subkernen 2701A-2701F durchführen. In mindestens einer Ausführungsform kann Hostsoftware, die auf einem CPU-Kern eines SoC mit Grafikkern 2700 ausgeführt wird, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform umfassen die Planungsvorgänge ein Bestimmen, welche Arbeitslast als nächstes auszuführen ist, ein Übermitteln einer Arbeitslast an einen Befehlsstreamer, ein Vorziehen bestehender Arbeitslasten, die auf einer Engine laufen, ein Überwachen des Fortschritts einer Arbeitslast und ein Benachrichtigen der Hostsoftware, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2738 auch Stromsparzustände oder Leerlaufzustände für den Grafikkern 2700 erleichtern, indem er dem Grafikkern 2700 eine Fähigkeit bereitstellt, Register innerhalb des Grafikkerns 2700 über Stromsparzustandsübergänge hinweg unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2700 mehr oder weniger als die dargestellten Subkerne 2701A-2701F haben, bis hin zu N modularen Subkernen. Für jeden Satz von N Subkernen kann der Grafikkern 2700 in mindestens einer Ausführungsform auch eine gemeinsam genutzte Funktionslogik 2710, einen gemeinsam genutzten Speicher und/oder Cachespeicher 2712, eine Geometrie-/ Festfunktions-Pipeline 2714 sowie eine zusätzliche Festfunktionslogik 2716 zur Beschleunigung verschiedener Grafik- und Rechenverarbeitungsvorgänge beinhalten. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2710 Logikeinheiten (z.B. Sampler-, Mathematik- und/oder Inter-Thread-Kommunikationslogik) umfassen, die von allen N Subkernen innerhalb des Grafikkerns 2700 gemeinsam genutzt werden können. Der gemeinsam genutzte Speicher und/oder Cachespeicher 2712 kann ein LLC für N Subkerne 2701A-2701 F innerhalb des Grafikkerns 2700 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Subkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktions-Pipeline 2714 anstelle der Geometrie-/Festfunktions-Pipeline 2736 innerhalb des Festfunktionsblocks 2730 enthalten sein und kann gleiche oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2700 zusätzliche feste Funktionslogik 2716, die verschiedene feste Funktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 2700 enthalten kann. In mindestens einer Ausführungsform umfasst die zusätzliche Festfunktionslogik 2716 eine zusätzliche Geometrie-Pipeline für die Verwendung im positionsabhängigen Shading. Bei positionsabhängigem Shading existieren mindestens zwei Geometrie-Pipelines, d.h. eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2716, 2736, und eine Cull-Pipeline, bei der es sich um eine zusätzliche Geometrie-Pipeline handelt, die in der zusätzlichen Festfunktionslogik 2716 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext hat. In mindestens einer Ausführungsform kann positionsabhängiges Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2716 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da eine Cull-Pipeline ein Positionsattribut von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Buffer durchzuführen. In mindestens einer Ausführungsform kann eine Cull-Pipeline generierte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt sind. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Replay-Pipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um gecullte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2716 auch eine allgemeine Verarbeitungsbeschleunigungslogik, wie z.B. eine Festfunktions-Matrixmultiplikationslogik, zur Beschleunigung von CUDA-Programmen beinhalten.
In mindestens einer Ausführungsform enthält jeder Grafiksubkern 2701A-2701F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik- , Medien- und Rechenoperationen im Ansprechen auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafiksubkerne 2701A-2701F mehrere EU-Arrays 2702A-2702F, 2704A-2704F, Thread-Dispatch- und Inter-Thread-Kommunikationslogik („TD/IC“) 2703A-2703F, einen 3D (z.B. Textur-)-Sampler 2705A-2705F, einen Media-Sampler 2706A-2706F, einen Shader-Prozessor 2707A-2707F und gemeinsam genutzten lokalen Speicher („SLM“) 2708A-2708F. Die EU-Arrays 2702A-2702F, 2704A-2704F enthalten jeweils mehrere Ausführungseinheiten, welche GPGPUs sind, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik- , Medien- oder Rechenoperation durchzuführen, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2703A-2703F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Subkerns durch und erleichtert Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Subkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Sampler 2705A-2705F Textur- oder andere auf 3D-Grafik bezogene Daten in den Speicher einlesen. In mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines Texturformats, das mit einer bestimmten Textur verbunden ist, unterschiedlich lesen. In mindestens einer Ausführungsform kann der Media-Sampler 2706A-2706F ähnliche Lesevorgänge auf der Grundlage eines Typs und eines Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Subkern 2701A-2701F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler enthalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Subkerne 2701A-2701 F ausgeführt werden, den gemeinsamen lokalen Speicher 2708A-2708F innerhalb jedes Subkerns nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher ausgeführt werden können.
28 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 2800, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2800 mit maschinenlesbarem Code konfiguriert, der, wenn er von der PPU 2800 ausgeführt wird, die PPU 2800 veranlasst, einige oder alle der hierin beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 2800 ein Multi-Thread-Prozessor, der auf einer oder mehreren Vorrichtungen mit integrierten Schaltkreisen implementiert ist und der Multithreading als eine latenzverbergende Technik nutzt, um computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2800 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 2800 eine GPU, die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten zur Anzeige auf einer Anzeigevorrichtung, wie z.B. einer LCD-Vorrichtung, zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2800 verwendet, um Berechnungen wie lineare Algebra-Operationen und Machine-Learning-Operationen durchzuführen. 28 veranschaulicht ein Beispiel für einen Parallelprozessor nur zu darstellenden Zwecken und ist als nicht ein beschränkendes Beispiel für eine Prozessorarchitektur zu verstehen, die in mindestens einer Ausführungsform implementiert sein kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2800 so konfiguriert, dass sie High Performance Computing („HPC“)-, Rechenzentrums- und Machine Learning-Anwendungen beschleunigen. In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2800 für die Beschleunigung von CUDA-Programmen konfiguriert. In mindestens einer Ausführungsform beinhaltet die PPU 2800, ohne Beschränkung darauf, eine E/A-Einheit 2806, eine Frontend-Einheit 2810, eine Scheduler-Einheit 2812, eine Arbeitsverteilungseinheit 2814, einen Hub 2816, eine Kreuzschiene bzw. Crossbar („Xbar“) 2820, einen oder mehrere Universalverarbeitungscluster („GPCs“) 2818 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2822. In mindestens einer Ausführungsform ist die PPU 2800 mit einem Hostprozessor oder anderen PPUs 2800 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 2808 verbunden. In mindestens einer Ausführungsform ist die PPU 2800 über eine Zwischenverbindung bzw. einen Interconnect 2802 mit einem Hostprozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform ist die PPU 2800 mit einem lokalen Speicher verbunden, der ein oder mehrere Speichervorrichtungen („Speicher“) 2804 umfasst. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 2804, ohne Beschränkung darauf, eine oder mehrere DRAM-Vorrichtungen (Dynamic Random Access Memory). In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Hochbandbreitenspeicher („HBM“)-Subsysteme konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Chips innerhalb jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 2808 auf eine drahtgebundene Mehrspur-Kommunikations-verbindung beziehen, die von Systemen verwendet wird, um zu skalieren und die eine oder mehrere PPUs 2800 in Kombination mit einer oder mehreren CPUs umfassen, die Cache-Kohärenz zwischen PPUs 2800 und CPUs sowie CPU-Mastering unterstützen. In mindestens einer Ausführungsform werden Daten und/oder Befehle über die Hochgeschwindigkeits-GPU-Verbindung 2808 durch den Hub 2816 zu/von anderen Einheiten der PPU 2800, wie z.B. einer oder mehreren Kopiermaschinen, Videokodierern, Video-Dekodierern, Energieverwaltungs-einheiten und anderen Komponenten, die in 28 möglicherweise nicht explizit dargestellt sind, übertragen.
In mindestens einer Ausführungsform ist die E/A-Einheit 2806 so konfiguriert, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Hostprozessor (in 28 nicht dargestellt) über den Systembus 2802 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 2806 mit dem Hostprozessor direkt über den Systembus 2802 oder über ein oder mehrere Zwischenvorrichtungen, wie z.B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 2806 über den Systembus 2802 mit einem oder mehreren anderen Prozessoren kommunizieren, z.B. mit einer oder mehreren der PPUs 2800. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2806 eine PCIe-Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2806 Schnittstellen für die Kommunikation mit externen Geräten.
In mindestens einer Ausführungsform dekodiert die E/A-Einheit 2806 über den Systembus 2802 empfangene Pakete. In mindestens einer Ausführungsform repräsentieren mindestens einige Pakete Befehle, die so konfiguriert sind, dass sie die PPU 2800 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform sendet die E/A-Einheit 2806 dekodierte Befehle an verschiedene andere Einheiten der PPU 2800, wie durch Befehle vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 2810 und/oder an den Hub 2816 oder andere Einheiten der PPU 2800, wie z.B. eine oder mehrere Kopiermaschinen, einen Videokodierer, einen Video-Dekodierer, eine Energieverwaltungseinheit usw., (in 28 nicht explizit dargestellt) übertragen. In mindestens einer Ausführungsform ist die E/A-Einheit 2806 so konfiguriert, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2800 routet bzw. leitet.
In mindestens einer Ausführungsform kodiert ein von dem Hostprozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2800 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist der Puffer eine Region in einem Speicher, auf die sowohl ein Hostprozessor als auch die PPU 2800 zugreifen können (z.B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf einen Puffer in einem mit dem Systembus 2802 verbundenen Systemspeicher über Speicheranforderungen zugreift, die über den Systembus 2802 von der E/A-Einheit 2806 übertragen werden. In mindestens einer Ausführungsform schreibt ein Hostprozessor einen Befehlsstrom in einen Puffer und überträgt dann einen Zeiger auf den Anfang des Befehlsstroms an die PPU 2800, so dass die Frontend-Einheit 2810 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, wobei sie Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2800 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 2810 mit der Scheduler-Einheit 2812 gekoppelt, die verschiedene GPCs 2818 zur Verarbeitung von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Scheduler-Einheit 2812 so konfiguriert, dass sie Zustandsinformationen mit Bezug zu verschiedenen Aufgaben nachverfolgt, die von der Scheduler-Einheit 2812 verwaltet werden, wobei die Zustandsinformationen angeben können, welchem der GPCs 2818 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 2812 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 2818.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 2812 mit der Arbeitsverteilungseinheit 2814 gekoppelt, die so konfiguriert ist, dass sie Aufgaben zur Ausführung auf den GPCs 2818 versendet. In mindestens einer Ausführungsform nachverfolgt die Arbeitsverteilungseinheit 2814 eine Anzahl geplanter Aufgaben, die von der Scheduler-Einheit 2812 empfangen wurden, und verwaltet die Arbeitsverteilungseinheit 2814 einen Pool ausstehender Aufgaben und einen Pool aktiver Aufgaben für jeden GPC 2818. In mindestens einer Ausführungsform umfasst der Pool anstehender Aufgaben eine Anzahl von Slots (z.B. 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 2818 zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Slots (z.B. 4 Slots) für Aufgaben umfassen, die aktiv von den GPCs 2818 verarbeitet werden, so dass dann, wenn einer der GPCs 2818 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool aktiver Aufgaben für den GPC 2818 entfernt wird und eine der anderen Aufgaben aus dem Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2818 eingeplant wird. In mindestens einer Ausführungsform wird dann, wenn eine aktive Aufgabe auf dem GPC 2818 im Leerlauf ist, z.B. während auf die Auflösung einer Datenabhängigkeit gewartet wird, die aktive Aufgabe aus dem GPC 2818 entfernt und in einen Pool anstehender Aufgaben zurückgegeben, während eine andere Aufgabe im Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2818 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungs-einheit 2814 mit einem oder mehreren GPCs 2818 über die Kreuzschiene bzw. XBar 2820. In mindestens einer Ausführungsform ist die XBar 2820 ein Interconnect- bzw. Verbindungsnetzwerk, das viele Einheiten der PPU 2800 mit anderen Einheiten der PPU 2800 koppelt und so konfiguriert sein kann, dass es die Arbeitsverteilungseinheit 2814 mit einem bestimmten GPC 2818 koppelt. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2800 über den Hub 2816 mit der XBar 2820 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben von der Scheduler-Einheit 2812 verwaltet und von der Arbeitsverteilungseinheit 2814 an einen der GPCs 2818 weitergeleitet. Der GPC 2818 ist so konfiguriert, dass er die Aufgabe verarbeitet und Ergebnisse erzeugt. In mindestens einer Ausführungsform können die Ergebnisse von anderen Aufgaben innerhalb des GPC 2818 verbraucht, über die XBar 2820 an einen anderen GPC 2818 weitergeleitet oder in dem Speicher 2804 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse in den Speicher 2804 über Partitionseinheiten 2822 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2804 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Verbindung 2808 an eine andere PPU 2804 oder CPU übertragen werden. In mindestens einer Ausführungsform umfasst die PPU 2800, ohne Beschränkung darauf, eine Anzahl U von Partitionseinheiten 2822, die gleich der Anzahl der mit der PPU 2800 verbundenen separaten und unterschiedlichen Speichervorrichtungen 2804 ist.
In mindestens einer Ausführungsform führt ein Hostprozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Hostprozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2800 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2800 ausgeführt und stellt die PPU 2800 Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die einen Treiberkern veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 2800 zu generieren, und gibt der Treiberkern Aufgaben an einen oder mehrere Streams aus, die von der PPU 2800 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Durchführung einer Aufgabe enthalten und die Daten über einen gemeinsamen Speicher austauschen.
29 veranschaulicht einen GPC 2900, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 2900 der GPC 2818 von 28. In mindestens einer Ausführungsform beinhaltet jeder GPC 2900, ohne Beschränkung darauf, eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben, und beinhaltet jeder GPC 2900, ohne Beschränkung darauf, einen Pipeline-Manager 2902, eine Pre-Raster-Operationseinheit („PROP“) 2904, eine Raster-Engine 2908, eine Arbeitsverteilungs-Kreuzschiene („WDX“) 2916, eine MMU 2918, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2906 und jede geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betriebsablauf des GPC 2900 von dem Pipeline-Manager 2902 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 2902 die Konfiguration eines oder mehrerer DPCs 2906 zur Verarbeitung von Aufgaben, die dem GPC 2900 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2902 mindestens eine des einen oder der mehreren DPCs 2906, um mindestens einen Teil einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 2906 so konfiguriert, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2914 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Manager 2902 so konfiguriert, dass er von einer Arbeitsverteilungseinheit empfangene Pakete an entsprechende logische Einheiten innerhalb des GPC 2900 weiterleitet, und in mindestens einer Ausführungsform können einige Pakete an Hardwareeinheiten mit fester Funktion in dem PROP 2904 und/oder in der Raster-Engine 2908 weitergeleitet werden, während andere Pakete an die DPCs 2906 zur Verarbeitung durch eine Primitiv-Engine 2912 oder den SM 2914 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2902 mindestens einen der DPCs 2906, um eine Rechenpipeline zu implementieren. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2902 mindestens einen der DPCs 2906, um mindestens einen Teil eines CUDA-Programms auszuführen.
In mindestens einer Ausführungsform ist die PROP-Einheit 2904 so konfiguriert, dass sie von der Raster-Engine 2908 und den DPCs 2906 erzeugte Daten an eine Raster Operations („ROP“)-Einheit in einer Partitionseinheit weiterleitet, wie z.B. die vorstehend in Verbindung mit 28 näher beschriebene Speicherpartitionseinheit 2822. In mindestens einer Ausführungsform ist die PROP-Einheit 2904 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen durchführt, und mehr. In mindestens einer Ausführungsform beinhaltet die Raster-Engine 2908, ohne Beschränkung darauf, eine Reihe von Hardwareeinheiten mit fester Funktion, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und in mindestens einer Ausführungsform beinhaltet die Raster-Engine 2908, ohne Beschränkung darauf, eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachelkoaleszenz-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt eine Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einem durch Vertices definierten geometrischen Primitiv verbunden sind; die Ebenengleichungen werden an eine Grobraster-Engine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für ein Primitiv zu erzeugen; wird die Ausgabe der Grobraster-Engine an eine Culling-Engine übertragen, in der Fragmente, die mit einem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, in der Fragmente, die außerhalb eines Sichtkegelstumpfs liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von einer Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2908 Fragmente, die von einer geeigneten Einheit zu verarbeiten sind, z.B. von einem in dem DPC 2906 implementierten Fragment-Shader.
In mindestens einer Ausführungsform umfasst jeder in dem GPC 2900 enthaltene DPC 2906, ohne Beschränkung darauf, einen M-Pipe-Controller („MPC“) 2910, eine Primitiv-Engine 2912, einen oder mehrere SMs 2914 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert der MPC 2910 den Betriebsablauf des DPC 2906, indem er von dem Pipeline-Manager 2902 empfangene Pakete an entsprechende Einheiten in dem DPC 2906 weiterleitet. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitive Engine 2912 weitergeleitet, die so konfiguriert ist, dass sie Vertexattribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; demgegenüber können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2914 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 2914, ohne Beschränkung darauf, einen programmierbaren Streamingprozessor, der so konfiguriert ist, dass er Aufgaben verarbeitet, die durch eine Anzahl von Threads repräsentiert werden. In mindestens einer Ausführungsform ist der SM 2914 mit mehreren Threads ausgestattet und so konfiguriert, dass er mehrere Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so konfiguriert ist, dass er einen anderen Satz von Daten auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 2914 eine SIMT-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet, wobei jedoch einzelne Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp beibehalten, was Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread beibehalten, wodurch gleiche Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird ein Ausführungsstatus für jeden einzelnen Thread beibehalten, und können Threads, die die gleichen Anweisungen ausführen, zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2914 wird in Verbindung mit 30 ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 2918 eine Schnittstelle zwischen dem GPC 2900 und einer Speicherpartitionseinheit (z.B. der Partitionseinheit 2822 in 28) bereit, und stellt die MMU 2918 eine Übersetzung virtueller Adressen in physische Adressen, einen Speicherschutz und eine Arbitrierung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt die MMU 2918 einen oder mehrere Übersetzungs-Lookaside-Puffer (TLBs) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
30 veranschaulicht einen Streaming-Multiprozessor („SM“) 3000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3000 der SM 2914 von 29. In mindestens einer Ausführungsform beinhaltet der SM 3000, ohne Beschränkung darauf, einen Anweisungscache 3002; eine oder mehrere Schedulereinheiten 3004; eine Registerdatei 3008; einen oder mehrere Verarbeitungskerne („Cores“) 3010; eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3012; eine oder mehrere LSUs 3014; ein Verbindungsnetzwerk 3016; einen gemeinsamen Speicher/L1-Cache 3018; und jede geeignete Kombination davon. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf GPCs von Parallelverarbeitungseinheiten (PPUs), und wird jede Aufgabe einem bestimmten Datenverarbeitungscluster (DPC) innerhalb eines GPCs zugewiesen, und wenn eine Aufgabe mit einem Shader-Programm verbunden ist, dann wird die Aufgabe einem der SMs 3000 zugewiesen. In mindestens einer Ausführungsform empfängt die Schedulereinheit 3004 Aufgaben von einer Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3000 zugewiesen sind. In mindestens einer Ausführungsform plant die Schedulereinheit 3004 Thread-Blöcke zur Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Schedulereinheit 3004 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann Anweisungen von einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 3010, SFUs 3012 und LSUs 3014) während jedes Taktzyklus verteilt.
In mindestens einer Ausführungsform kann sich „kooperative Gruppen“ auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, Granularität auszudrücken, mit der Threads kommunizieren, und so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs eine Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten APIs herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt zur Synchronisierung kooperierender Threads: eine Sperre über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads( )). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb definierter Gruppen synchronisieren, um höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- und Multiblock-Granularität zu definieren und kollektive Operationen wie beispielsweise Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform ist eine Subblock-Granularität so klein wie ein einzelner Thread. In mindestens einer Ausführungsform unterstützt ein Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Utility-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen kooperative Gruppenprimitive neue Muster kooperativer Parallelität, einschließlich, ohne Beschränkung darauf, Produzenten-Verbraucher-Parallelität, opportunistischer Parallelität und globaler Synchronisierung über ein gesamtes Gitter von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Dispatcheinheit 3006 so konfiguriert, dass sie Befehle an eine oder mehrere Funktionseinheiten überträgt, und beinhaltet die Schedulereinheit 3004, ohne Beschränkung darauf, zwei Dispatcheinheiten 3006, die es ermöglichen, dass zwei verschiedene Befehle aus demselben Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform umfasst jede Schedulereinheit 3004 eine einzelne Dispatcheinheit 3006 oder zusätzliche Dispatcheinheiten 3006.
In mindestens einer Ausführungsform enthält jeder SM 3000, ohne Beschränkung darauf, eine Registerdatei 3008, die einen Satz von Registern für Funktionseinheiten des SM 3000 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3008 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 3008 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 3008 zwischen verschiedenen Warps aufgeteilt, die von dem SM 3000 ausgeführt werden, und stellt die Registerdatei 3008 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne Beschränkung darauf, eine Vielzahl von L Verarbeitungskernen 3010. In mindestens einer Ausführungsform beinhaltet der SM 3000, ohne Beschränkung darauf, eine große Anzahl (z.B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 3010. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 3010, ohne Beschränkung darauf, eine voll gepipelte, einfachpräzise, doppeltpräzise und/oder gemischtpräzise Verarbeitungseinheit, die, ohne Beschränkung darauf, eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 3010, ohne Beschränkung darauf, 64 Gleitkommakerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahlkerne, 32 Gleitkommakerne mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
In mindestens einer Ausführungsform sind Tensorkerne so konfiguriert, dass sie Matrixoperationen durchführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3010 enthalten. In mindestens einer Ausführungsform sind Tensorkerne so konfiguriert, dass sie eine Deep-Learning-Matrixarithmetik durchführen, wie z.B. Faltungsoperationen für das Training und die Inferenzierung neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern auf einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und sind die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne auf 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann unter Verwendung einer 32-Bit-Gleitkomma-Addition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API, wie z.B. eine CUDA-C++ API, spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen und zum Speichern von Matrizen bereit, um Tensorkerne aus einem CUDA-C++ Programm heraus effizient zu nutzen. In mindestens einer Ausführungsform geht, auf der CUDA-Ebene, eine Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads eines Warps erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne Beschränkung darauf, M SFUs 3012, die spezielle Funktionen ausführen (z.B. Attributauswertung, reziproke Quadratwurzel und dergleichen). In mindestens einer Ausführungsform beinhalten die SFUs 3012, ohne Beschränkung darauf, eine Baumdurchlaufeinheit, die so konfiguriert ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. In mindestens einer Ausführungsform beinhalten die SFUs 3012, ohne Beschränkung darauf, eine Textureinheit, die so konfiguriert ist, dass sie Texturabbildungsfilterungsoperationen durchführt. In mindestens einer Ausführungsform sind Textureinheiten so konfiguriert, dass sie Texturkarten (z.B. ein 2D-Array von Texeln) aus dem Speicher laden und die Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu erzeugen, die von dem SM 3000 ausgeführt werden. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsamen Speicher/L1-Cache 3018 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie z.B. Filteroperationen unter Verwendung von Mip-Maps (z.B. Texturkarten mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne Beschränkung darauf, zwei Textureinheiten.
In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne Beschränkung darauf, N LSUs 3014, die Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 3018 und der Registerdatei 3008 implementieren. In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne Beschränkung darauf, ein Verbindungsnetzwerk 3016, das jede der Funktionseinheiten mit der Registerdatei 3008 und die LSU 3014 mit der Registerdatei 3008 und dem gemeinsamen Speicher/L1-Cache 3018 verbindet. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 3016 eine Kreuzschiene, die so konfiguriert werden kann, dass sie jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3008 verbindet und die LSUs 3014 mit der Registerdatei 3008 und Speicherplätzen in dem gemeinsamen Speicher/L1-Cache 3018 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3018 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 3000 und einer Primitiv-Engine sowie zwischen Threads in dem SM 3000 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3018, ohne Beschränkung darauf, 128 KB Speicherkapazität und befindet sich in einem Pfad von dem SM 3000 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3018 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3018, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
In mindestens einer Ausführungsform stellt die Kombination von Datencache- und Shared-Memory-Funktionalität in einem einzigen Speicherblock eine verbesserte Leistung für beide Arten von Speicherzugriffen bereit. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder ist dazu nutzbar, derart, dass beispielsweise dann, wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte der Kapazität nutzt, Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen können. In mindestens einer Ausführungsform ermöglicht die Integration in den gemeinsam genutzten Speicher/L1-Cache 3018, dass der gemeinsam genutzte Speicher/L1-Cache 3018 als eine Leitung mit hohem Durchsatz für Streaming-Daten fungiert und gleichzeitig einen Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten ermöglicht. In mindestens einer Ausführungsform kann bei der Konfiguration für parallele Universalberechnungen eine einfachere Konfiguration als bei der Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden GPUs mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In mindestens einer Ausführungsform und in einer Konfiguration für parallele Berechnungen für allgemeine Zwecke weist eine Arbeitsverteilungseinheit Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in einer Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3000 zur Ausführung eines Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 3018 zur Kommunikation zwischen Threads und die LSU 3014 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 3018 und eine Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 3000, wenn er für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Schedulereinheit 3004 verwenden kann, um neue Arbeit auf DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einem drahtlosen Handheld-Gerät), einem PDA, einer Digitalkamera, einem Fahrzeug, einer kopfmontierten Anzeige, einem elektronischen Handheld-Gerät usw. enthalten oder mit diesen gekoppelt. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist die PPU in einem SoC zusammen mit einer oder mehreren anderen Vorrichtungen wie zusätzlichen PPUs, Speicher, einer RISC-CPU, einer MMU, einem Digital-AnalogWandler („DAC“) und dergleichen enthalten.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die ein oder mehrere Speichervorrichtungen enthält. In mindestens einer Ausführungsform kann eine Grafikkarte so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einer Hauptplatine eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann die PPU eine integrierte GPU („iGPU“) sein, die im Chipsatz der Hauptplatine enthalten ist.
Softwarekonstruktionen für Universalcomputing
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte Softwarekonstrukte zur Implementierung mindestens einer Ausführungsform.
31 veranschaulicht einen Software-Stack einer Programmierplattform, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine Programmierplattform eine Plattform zur Nutzung von Hardware auf einem Rechen- bzw. Computersystem, um Berechnungsaufgaben zu beschleunigen. In mindestens einer Ausführungsform kann eine Programmierplatt-form für Softwareentwickler über Bibliotheken, Compilerdirektiven und/oder Erweiterungen von Programmiersprachen zugänglich sein. In mindestens einer Ausführungsform kann eine Programmierplattform CUDA, Radeon Open Compute Platform („ROCm“), OpenCL (OpenCL™ wird von der Khronos-Gruppe entwickelt), SYCL oder Intel One API sein, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform stellt ein Software-Stack 3100 einer Programmierplattform eine Ausführungsumgebung für eine Anwendung 3101 bereit. In mindestens einer Ausführungsform kann die Anwendung 3101 jede beliebige Computersoftware umfassen, die auf dem Software-Stack 3100 gestartet werden kann. In mindestens einer Ausführungsform kann die Anwendung 3101 eine Anwendung für künstliche Intelligenz („Kl“)/maschinelles Lernen („ML“), eine Anwendung für Hochleistungsrechnen („HPC“), eine virtuelle Desktop-Infrastruktur („VDI“) oder einen Rechenzentrums-Arbeitslast umfassen, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform laufen die Anwendung 3101 und der Software-Stack 3100 auf Hardware 3107. Die Hardware 3107 kann in mindestens einer Ausführungsform eine oder mehrere GPUs, CPUs, FPGAs, KI-Engines und/oder andere Arten von Rechenvorrichtungen umfassen, die eine Programmierplattform unterstützen. In mindestens einer Ausführungsform, wie beispielsweise bei CUDA, kann der Software-Stack 3100 herstellerspezifisch und nur mit Vorrichtungen bestimmter Hersteller kompatibel sein. In mindestens einer Ausführungsform, wie beispielsweise bei OpenCL, kann der Softwarestack 3100 mit Vorrichtungen verschiedener Hersteller verwendet werden. In mindestens einer Ausführungsform umfasst die Hardware 3107 einen Host, der mit einer oder mehreren Vorrichtungen verbunden ist, auf die zugegriffen werden kann, um Berechnungsaufgaben über API (Application Programming Interface)-Aufrufe durchzuführen. Eine Vorrichtung innerhalb der Hardware 3107 kann eine GPU, ein FPGA, eine Kl-Engine oder eine andere Rechenvorrichtung (aber auch eine CPU) und dessen Speicher umfassen, im Gegensatz zu einem Host innerhalb der Hardware 3107, der in mindestens einer Ausführungsform eine CPU (aber auch eine Rechenvorrichtung) und dessen Speicher umfassen kann, aber nicht darauf beschränkt ist.
In mindestens einer Ausführungsform umfasst der Software-Stack 3100 einer Programmierplattform, ohne Beschränkung darauf, eine Reihe von Bibliotheken 3103, eine Laufzeit 3105 und einen Gerätekerneltreiber 3106. Jede der Bibliotheken 3103 kann in mindestens einer Ausführungsform Daten und Programmiercode enthalten, die von Computerprogrammen verwendet und während der Softwareentwicklung genutzt werden können. In mindestens einer Ausführungsform können die Bibliotheken 3103 vorgefertigten Code und Unterprogramme, Klassen, Werte, Typspezifikationen, Konfigurationsdaten, Dokumentation, Hilfsdaten und/oder Nachrichtenvorlagen enthalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform enthalten die Bibliotheken 3103 Funktionen, die für die Ausführung auf einer oder mehreren Vorrichtungsarten optimiert sind. In mindestens einer Ausführungsform können die Bibliotheken 3103 Funktionen zur Durchführung von mathematischen, Deep-Learning- und/oder anderen Arten von Operationen auf Vorrichtungen enthalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform sind Bibliotheken 3203 entsprechenden APIs 3202 zugeordnet, die eine oder mehrere APIs enthalten können, die in den Bibliotheken 3203 implementierte Funktionen offenlegen.
In mindestens einer Ausführungsform ist die Anwendung 3101 als Quellcode geschrieben, der in ausführbaren Code kompiliert wird, wie nachstehend in Verbindung mit 36 - 38 näher erläutert wird. In mindestens einer Ausführungsform kann ausführbarer Code der Anwendung 3101 zumindest teilweise auf einer Ausführungsumgebung laufen, die von dem Software-Stack 3100 bereitgestellt wird. In mindestens einer Ausführungsform kann während der Ausführung der Anwendung 3101 Code erreicht werden, der auf einem Gerät bzw. einer Vorrichtung , im Gegensatz zu einem Host, ausgeführt werden muss. In einem solchen Fall kann in mindestens einer Ausführungsform die Laufzeit 3105 aufgerufen werden, um den erforderlichen Code auf das Gerät zu laden und zu starten. In mindestens einer Ausführungsform kann die Laufzeit 3105 jedes technisch machbare Laufzeitsystem umfassen, das die Ausführung der Anwendung S01 unterstützen kann.
In mindestens einer Ausführungsform ist die Laufzeit 3105 als eine oder mehrere Laufzeitbibliotheken implementiert, die mit entsprechenden APIs verbunden sind, die als API(s) 3104 dargestellt sind. Eine oder mehrere solcher Laufzeitbibliotheken können in mindestens einer Ausführungsform, ohne Beschränkung darauf, Funktionen zur Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung und/oder Synchronisation enthalten. In mindestens einer Ausführungsform können die Speicherverwaltungsfunktionen. Ohne Beschränkung darauf, Funktionen zum Zuweisen, Freigeben und Kopieren von Gerätespeicher sowie zum Übertragen von Daten zwischen dem Hostspeicher und dem Gerätespeicher umfassen. In mindestens einer Ausführungsform können Ausführungssteuerungsfunktionen Funktionen zum Starten einer Funktion (manchmal als ein „Kernel“ bezeichnet, wenn eine Funktion eine globale Funktion ist, die von einem Host aus aufgerufen werden kann) auf einem Gerät und zum Festlegen von Attributwerten in einem Puffer, der von einer Laufzeitbibliothek für eine gegebene, auf einem Gerät auszuführende Funktion verwaltet wird, enthalten, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können Laufzeitbibliotheken und entsprechende API(s) 3104 auf jede technisch machbare Weise implementiert sein. In mindestens einer Ausführungsform kann eine (oder eine beliebige Anzahl von) API(s) einen Low-Level-Satz von Funktionen für eine feinkörnige Steuerung eines Geräts bereitstellen, während eine andere (oder eine beliebige Anzahl von) API(s) einen Higher-Level-Satz solcher Funktionen bereitstellen kann. In mindestens einer Ausführungsform kann eine High-Level-Laufzeit-API auf einer Low-Level-API aufgebaut sein. In mindestens einer Ausführungsform können eine oder mehrere Laufzeit-APIs sprachspezifische APIs sein, die auf eine sprachunabhängige Laufzeit-API aufgesetzt sind.
In mindestens einer Ausführungsform ist der Gerätekerneltreiber 3106 so konfiguriert, dass er Kommunikation mit einem zugrunde liegenden Gerät erleichtert. In mindestens einer Ausführungsform kann der Gerätekerneltreiber 3106 Low-Level-Funktionalitäten bereitstellen, auf die sich APIs, wie z.B. die API(s) 3104, und/oder andere Software stützen. In mindestens einer Ausführungsform kann der Gerätekerneltreiber 3106 so konfiguriert sein, dass er zur Laufzeit Intermediate Representation („IR“) Code in Binärcode kompiliert. In mindestens einer Ausführungsform kann für CUDA der Gerätekerneltreiber 3106 IR-Code für parallele Thread-Ausführung („PTX“), der nicht hardwarespezifisch ist, zur Laufzeit in Binärcode für ein bestimmtes Zielgerät kompilieren (mit Zwischenspeicherung kompilierten Binärcodes), was manchmal auch als „finalisierter“ Code bezeichnet wird. Dadurch kann in mindestens einer Ausführungsform finalisierter Code auf einem Zielgerät ausgeführt werden, das möglicherweise nicht existierte, als der Quellcode ursprünglich in PTX-Code kompiliert wurde. Alternativ kann in mindestens einer Ausführungsform der Gerätequellcode offline in Binärcode kompiliert werden, ohne dass der Gerätekerneltreiber 3106 den IR-Code zur Laufzeit kompilieren muss.
32 veranschaulicht eine CUDA-Implementierung des Software-Stacks 3100 von 31, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein CUDA-Software-Stack 3200, auf dem eine Anwendung 3201 gestartet werden kann, CUDA-Bibliotheken 3203, eine CUDA-Laufzeit 3205, einen CUDA-Treiber 3207 und einen Gerätekerneltreiber 3208. In mindestens einer Ausführungsform wird der CUDA-Software-Stack 3200 auf der Hardware 3209 ausgeführt, die eine GPU umfassen kann, die CUDA unterstützt und von der NVIDIA Corporation in Santa Clara, CA, entwickelt wird.
In mindestens einer Ausführungsform können die Anwendung 3201, die CUDA-Laufzeit 3205 und der Gerätekerneltreiber 3208 ähnliche Funktionalitäten wie die Anwendung 3101, die Laufzeit 3105 bzw. der Gerätekerneltreiber 3106 ausführen, die vorstehend in Verbindung mit 31 beschrieben sind. In mindestens einer Ausführungsform umfasst der CUDA-Treiber 3207 eine Bibliothek (libcuda.so), die eine CUDA-Treiber-API 3206 implementiert. Ähnlich zu einer CUDA-Laufzeit-API 3204, die von einer CUDA-Laufzeitbibliothek (cudart) implementiert wird, kann die CUDA-Treiber-API 3206 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Funktionen für Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung, Synchronisierung und/oder Grafik-Interoperabilität bereitstellen. In mindestens einer Ausführungsform unterscheidet sich die CUDA-Treiber-API 3206 von der CUDA-Laufzeit-API 3204 dadurch, dass die CUDA-Laufzeit-API 3204 die Geräte-Codeverwaltung vereinfacht, indem sie eine implizite Initialisierung, eine Kontextverwaltung (analog zu einem Prozess) und eine Modulverwaltung (analog zu dynamisch geladenen Bibliotheken) bereitstellt. Im Gegensatz zu der High-Level-CUDA-Laufzeit-API 3204 ist die CUDA-Treiber-API 3206 eine Low-Level-API, die eine feinkörnigere Steuerung des Geräts ermöglicht, insbesondere in Bezug auf Kontexte und das Laden von Modulen, in mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die CUDA-Treiber-API 3206 Funktionen zur Kontextverwaltung bereitstellen, die von der CUDA-Laufzeit-API 3204 nicht bereitgestellt werden. In mindestens einer Ausführungsform ist die CUDA-Treiber-API 3206 auch sprachunabhängig und unterstützt z.B. OpenCL zusätzlich zu der CUDA-Laufzeit-API 3204. Ferner können in mindestens einer Ausführungsform die Entwicklungsbibliotheken, einschließlich der CUDA-Laufzeit 3205, als getrennt von den Treiberkomponenten betrachtet werden, einschließlich des Benutzermodus-CUDA-Treibers 3207 und des Kernelmodus-Gerätetreibers 3208 (manchmal auch als „Anzeige“-Treiber bezeichnet).
In mindestens einer Ausführungsform können die CUDA-Bibliotheken 3203 mathematische Bibliotheken, Deep-Learning-Bibliotheken, Bibliotheken paralleler Algorithmen und/oder Bibliotheken für Signal-/Bild-/Videoverarbeitung beinhalten, die von parallelen Rechenanwendungen wie der Anwendung 3201 verwendet werden können, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform können die CUDA-Bibliotheken 3203 mathematische Bibliotheken wie beispielsweise eine cuBLAS-Bibliothek, die eine Implementierung von Basic Linear Algebra Subprograms („BLAS“) zur Durchführung linearer Algebraoperationen ist, eine cuFFT-Bibliothek zur Berechnung schneller Fourier-Transformationen („FFTs“) und eine cuRAND-Bibliothek zum Erzeugen von Zufallszahlen usw. beinhalten. In mindestens einer Ausführungsform können die CUDA-Bibliotheken 3203 unter anderem Deep-Learning-Bibliotheken wie eine cuDNN-Bibliothek mit Primitiven für tiefe neuronale Netze und eine TensorRT-Plattform für hochleistungsfähige Deep-Learning-Inferenz umfassen.
33 veranschaulicht eine ROCm-lmplementierung des Software-Stacks 3100 von 31, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein ROCm-Software-Stack 3300, auf dem eine Anwendung 3301 gestartet werden kann, eine Sprachlaufzeit 3303, eine Systemlaufzeit 3305, einen Thunk 3307, einen ROCm-Kerneltreiber 3308 und einen Gerätekerneltreiber. In mindestens einer Ausführungsform wird der ROCm-Software-Stack 3300 auf der Hardware 3309 ausgeführt, die eine GPU umfassen kann, die ROCm unterstützt und von der AMD Corporation in Santa Clara, CA, entwickelt wird.
In mindestens einer Ausführungsform kann eine Anwendung 3301 ähnliche Funktionalitäten ausführen wie die vorstehend in Verbindung mit 31 besprochene Anwendung 3101. Darüber hinaus können die Sprachlaufzeit 3303 und die Systemlaufzeit 3305 in mindestens einer Ausführungsform ähnliche Funktionalitäten ausführen wie die vorstehend in Verbindung mit 31 beschriebene Laufzeit 3105. In mindestens einer Ausführungsform unterscheiden sich die Sprachlaufzeit 3303 und die Systemlaufzeit 3305 dadurch, dass die Systemlaufzeit 3305 eine sprachunabhängige Laufzeit ist, die eine ROCr-Systemlaufzeit-API 3304 implementiert und eine Heterogeneous System Architecture („HAS“) Laufzeit-API verwendet. Die H28-Laufzeit-API ist eine schlanke API für den Benutzermodus, die Schnittstellen für den Zugriff auf und die Interaktion mit einer AMD-GPU bereitstellt, einschließlich Funktionen für die Speicherverwaltung, die Ausführungssteuerung über architektonisches Dispatch von Kerneln, die Fehlerbehandlung, System- und Agenteninformationen sowie die Laufzeitinitialisierung und das Herunterfahren, unter anderem, in mindestens einer Ausführungsform. Im Gegensatz zur Systemlaufzeit 3305 ist die Sprachlaufzeit 3303 in mindestens einer Ausführungsform eine Implementierung einer sprachspezifischen Laufzeit-API 3302, die auf der ROCr-Systemlaufzeit-API 3304 aufliegt. In mindestens einer Ausführungsform kann die Sprach-Laufzeit-API unter anderem eine Heterogeneous Compute Interface for Portability („HIP“)-Sprach-Laufzeit-API, eine Heterogeneous Compute Compiler („HCC“)-Sprach-Laufzeit-API oder eine OpenCL-API umfassen, ist aber nicht darauf beschränkt. HIP-Sprache ist insbesondere eine Erweiterung der C++-Programmiersprache mit funktionell ähnlichen Versionen der CUDA-Mechanismen, und in mindestens einer Ausführungsform umfasst eine HIP-Sprach-Laufzeit-API Funktionen, die denen der vorstehend in Verbindung mit 32 besprochenen CUDA-Laufzeit-API 3204 ähnlich sind, wie z.B. Funktionen für die Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung und Synchronisierung.
In mindestens einer Ausführungsform ist der Thunk (ROCt) 3307 eine Schnittstelle, die zur Interaktion mit dem zugrunde liegenden ROCm-Treiber 3308 verwendet werden kann. In mindestens einer Ausführungsform ist der ROCm-Treiber 3308 ein ROCk-Treiber, der eine Kombination aus einem AMDGPU-Treiber und einem HSA-Kerneltreiber (amdkfd) ist. In mindestens einer Ausführungsform ist der AMDGPU-Treiber ein von AMD entwickelter Gerätekerneltreiber für GPUs, der ähnliche Funktionalitäten wie der vorstehend in Verbindung mit 31 besprochene Gerätekerneltreiber 3106 ausführt. In mindestens einer Ausführungsform ist der HSA-Kerneltreiber ein Treiber, der es verschiedenen Typen von Prozessoren ermöglicht, Systemressourcen über Hardwarefunktionen effektiver gemeinsam zu nutzen.
In mindestens einer Ausführungsform können verschiedene Bibliotheken (nicht gezeigt) in dem ROCm-Software-Stack 3300 oberhalb der Sprachlaufzeit 3303 enthalten sein und eine ähnliche Funktionalität wie die CUDA-Bibliotheken 3203, die vorstehend in Verbindung mit 32 besprochen wurden, bereitstellen. In mindestens einer Ausführungsform können verschiedene Bibliotheken mathematische, Deep-Learning- und/oder andere Bibliotheken enthalten, wie z.B. eine hipBLAS-Bibliothek, die Funktionen ähnlich denen von CUDA cuBLAS implementiert, eine rocFFT-Bibliothek zur Berechnung von FFTs, die CUDA cuFFT ähnlich ist, und andere.
34 veranschaulicht eine OpenCL-Implementierung des Software-Stacks 3100 von 31, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein OpenCL-Software-Stack 3400, auf dem eine Anwendung 3401 gestartet werden kann, ein OpenCL-Framework 3410, eine OpenCL-Laufzeit 3406 und einen Treiber 3407. In mindestens einer Ausführungsform wird der OpenCL-Software-Stack 3400 auf der Hardware 3209 ausgeführt, die nicht herstellerspezifisch ist. Da OpenCL von Geräten unterstützt wird, die von verschiedenen Anbietern entwickelt wurden, können in mindestens einer Ausführungsform spezifische OpenCL-Treiber erforderlich sein, um mit Hardware von solchen Anbietern zusammenzuarbeiten.
In mindestens einer Ausführungsform können die Anwendung 3401, die OpenCL-Laufzeit 3406, der Gerätekerneltreiber 3407 und die Hardware 3408 ähnliche Funktionen ausführen wie die Anwendung 3101, die Laufzeit 3105, der Gerätekerneltreiber 3106 bzw. die Hardware 3107, die vorstehend in Verbindung mit 31 beschrieben sind. In mindestens einer Ausführungsform enthält die Anwendung 3401 außerdem einen OpenCL-Kernel 3402 mit Code, der auf einem Gerät auszuführen ist.
In mindestens einer Ausführungsform definiert OpenCL eine „Plattform“, die es einem Host ermöglicht, mit dem Host verbundene Geräte zu steuern. In mindestens einer Ausführungsform stellt ein OpenCL-Framework eine Plattformschicht-API und eine Laufzeit-API, dargestellt als Plattform-API 3403 und Laufzeit-API 3405, bereit. In mindestens einer Ausführungsform verwendet die Laufzeit-API 3405 Kontexte, um die Ausführung von Kerneln auf Geräten zu verwalten. In mindestens einer Ausführungsform kann jedes identifizierte Gerät mit einem entsprechenden Kontext assoziiert sein, den die Laufzeit-API 3405 verwenden kann, um Befehlswarteschlangen, Programmobjekte und Kernelobjekte, gemeinsam genutzte Speicherobjekte usw. für dieses Gerät zu verwalten. In mindestens einer Ausführungsform stellt die Plattform-API 3403 Funktionen zur Verfügung, die es ermöglichen, Gerätekontexte zu verwenden, um Geräte auszuwählen und zu initialisieren, Arbeit über Befehlswarteschlangen an Geräte zu übermitteln und den Datentransfer zu und von Geräten zu ermöglichen, um nur einige Beispiele zu nennen. Darüber hinaus stellt das OpenCL-Framework in mindestens einer Ausführungsform verschiedene integrierte Funktionen (nicht dargestellt), darunter mathematische Funktionen, relationale Funktionen und Bildverarbeitungsfunktionen, bereit.
In mindestens einer Ausführungsform ist darüber hinaus ein Compiler 3404 in dem OpenCL-Framewerk 3410 enthalten. Der Quellcode kann in mindestens einer Ausführungsform offline vor der Ausführung einer Anwendung oder online während der Ausführung einer Anwendung kompiliert werden. Im Gegensatz zu CUDA und ROCm können OpenCL-Anwendungen in mindestens einer Ausführungsform online durch den Compiler 3404 kompiliert werden, der stellvertretend für eine beliebige Anzahl von Compilern steht, die zum Kompilieren von Quellcode und/oder IR-Code, wie Standard Portable Intermediate Representation („SPIR-V“) Code, in Binärcode verwendet werden können. Alternativ können in mindestens einer Ausführungsform OpenCL-Anwendungen offline kompiliert werden, bevor solche Anwendungen ausgeführt werden.
35 veranschaulicht Software, die von einer Programmierplattform unterstützt wird, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine Programmierplattform 3504 so konfiguriert, dass sie verschiedene Programmiermodelle 3503, Middlewares und/oder Bibliotheken 3502 und Frameworks 3501 unterstützt, auf die sich eine Anwendung 3500 stützen kann. In mindestens einer Ausführungsform kann die Anwendung 3500 eine KI/ML-Anwendung sein, die unter Verwendung beispielsweise eines Deep-Learning-Frameworks wie MXNet, PyTorch oder TensorFlow implementiert ist, das sich auf Bibliotheken wie cuDNN, NVIDIA Collective Communications Library („NCCL“) und/oder NVIDA Developer Data Loading Library („DALI“) CUDA-Bibliotheken stützen kann, um beschleunigte Berechnungen auf zugrunde liegender Hardware bereitzustellen.
In mindestens einer Ausführungsform kann die Programmierplattform 3504 eine der vorstehend in Verbindung mit 32, 33 bzw. 34 beschriebenen CUDA, ROCm- oder OpenCL-Plattformen sein. In mindestens einer Ausführungsform unterstützt die Programmierplattform 3504 mehrere Programmiermodelle 3503, die Abstraktionen eines zugrunde liegenden Rechensystems sind, die Ausdrücke von Algorithmen und Datenstrukturen erlauben. In mindestens einer Ausführungsform können Programmiermodelle 3503 Merkmale zugrunde liegender Hardware offenlegen, um die Leistung zu verbessern. In mindestens einer Ausführungsform können die Programmiermodelle 3503 CUDA, HIP, OpenCL, C++ Accelerated Massive Parallelism („C++AMP“), Open Multi-Processing („OpenMP“), Open Accelerators („OpenACC“) und/oder Vulcan Compute umfassen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform stellen Bibliotheken und/oder Middlewares 3502 Implementierungen von Abstraktionen von Programmiermodellen 3504 bereit. In mindestens einer Ausführungsform enthalten solche Bibliotheken Daten und Programmiercode, die von Computerprogrammen verwendet und während der Softwareentwicklung genutzt werden können. In mindestens einer Ausführungsform umfassen solche Middlewares Software, die Anwendungen Dienste zur Verfügung stellt, die über die von der Programmierplattform 3504 verfügbaren Dienste hinausgehen. In mindestens einer Ausführungsform können die Bibliotheken und/oder Middlewares 3502 cuBLAS, cuFFT, cuRAND und andere CUDA-Bibliotheken oder rocBLAS, rocFFT, rocRAND und andere ROCm-Bibliotheken umfassen, sind aber nicht darauf beschränkt. Darüber hinaus können die Bibliotheken und/oder Middlewares 3502 in mindestens einer Ausführungsform NCCL- und ROCm Communication Collectives Library („RCCL“)-Bibliotheken, die Kommunikationsroutinen für GPUs bereitstellen, eine MIOpen-Bibliothek zur Deep-Learning-Beschleunigung und/oder eine Eigen-Bibliothek für lineare Algebra, Matrix- und Vektoroperationen, geometrische Transformationen, numerische Solver und verwandte Algorithmen umfassen.
In mindestens einer Ausführungsform hängen die Anwendungsframeworks 3501 von Bibliotheken und/oder Middlewares 3502 ab. In mindestens einer Ausführungsform ist jedes der Anwendungsframeworks 3501 ein Softwareframework, das zur Implementierung einer Standardstruktur von Anwendungssoftware verwendet wird. Um auf das vorstehend besprochene KI/ML-Beispiel zurückzukommen, kann eine KI/ML-Anwendung in mindestens einer Ausführungsform unter Verwendung von eines Frameworks wie Caffe, Caffe2, TensorFlow, Keras, PyTorch oder MxNet Deep Learning Frameworks implementiert sein.
36 veranschaulicht die Kompilierung von Code zur Ausführung auf einer der Programmierplattformen von 31 - 34, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform empfängt ein Compiler 3601 Quellcode 3600, der sowohl Host-Code als auch Geräte-Code enthält. In mindestens einer Ausführungsform ist der Compiler 3601 so konfiguriert, dass er den Quellcode 3600 in einen ausführbaren Host-Code 3602 zur Ausführung auf einem Host und einen ausführbaren Geräte-Code 3603 zur Ausführung auf einem Gerät umwandelt. In mindestens einer Ausführungsform kann der Quellcode 3600 entweder offline vor der Ausführung einer Anwendung oder online während der Ausführung einer Anwendung kompiliert werden.
In mindestens einer Ausführungsform kann der Quellcode 3600 Code in einer beliebigen, von dem Compiler 3601 unterstützten Programmiersprache enthalten, wie z.B. C++, C, Fortran usw. In mindestens einer Ausführungsform kann der Quellcode 3600 in einer Einquellen- bzw. Single-Source-Datei enthalten sein, die eine Mischung aus Host-Code und Geräte-Code enthält, wobei Positionen des Geräte-Codes darin angegeben sind. In mindestens einer Ausführungsform kann eine Single-Source-Datei eine .cu-Datei sein, die CUDA-Code enthält, oder eine .hip.cpp-Datei, die HIP-Code enthält. Alternativ kann der Quellcode 3600 in mindestens einer Ausführungsform mehrere Quellcodedateien anstelle einer einzigen Quellcodedatei beinhalten, in denen Host-Code und Geräte-Code getrennt sind.
In mindestens einer Ausführungsform ist der Compiler 3601 so konfiguriert, dass er den Quellcode 3600 in einen ausführbaren Host-Code 3602 zur Ausführung auf einem Host und einen ausführbaren Geräte-Code 3603 zur Ausführung auf einem Gerät kompiliert. In mindestens einer Ausführungsform führt der Compiler 3601 Operationen durch, darunter ein Parsen des Quellcodes 3600 in einen abstrakten Systembaum (AST), ein Durchführen von Optimierungen und ein Erzeugen von ausführbarem Code. In mindestens einer Ausführungsform, in der der Quellcode 3600 eine Single-Source-Datei enthält, kann der Compiler 3601 den Geräte-Code von dem Host-Code in einer solchen Single-Source-Datei trennen, den Geräte-Code und den Host-Code in den ausführbaren Geräte-Code 3603 bzw. den ausführbaren Host-Code 3602 kompilieren und den ausführbaren Geräte-Code 3603 und den ausführbaren Host-Code 3602 in einer einzigen Datei miteinander verknüpfen, wie nachstehend unter Bezugnahme auf 37 ausführlicher erläutert.
In mindestens einer Ausführungsform können der ausführbare Host-Code 3602 und der ausführbare Geräte-Code 3603 in jedem geeigneten Format vorliegen, z.B. als Binärcode und/oder IR-Code. Im Fall von CUDA kann der ausführbare Host-Code 3602 in mindestens einer Ausführungsform nativen Objektcode beinhalten und kann der ausführbare Geräte-Code 3603 Code in PTX-Zwischendarstellung beinhalten. Im Fall von ROCm können sowohl der ausführbare Host-Code 3602 als auch der ausführbare Geräte-Code 3603 in mindestens einer Ausführungsform einen Ziel-Binärcode enthalten.
37 ist eine detailliertere Darstellung der Kompilierung von Code zur Ausführung auf einer der Programmierplattformen von 31 - 34, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Compiler 3701 so konfiguriert, dass er Quellcode 3700 empfängt, Quellcode 3700 kompiliert und eine ausführbare Datei 3708 ausgibt. In mindestens einer Ausführungsform ist der Quellcode 3700 eine Single-Source-Datei, wie z.B. eine .cu-Datei, eine .hip.cpp-Datei oder eine Datei in einem anderen Format, die sowohl Host- als auch Geräte-Code enthält. In mindestens einer Ausführungsform kann der Compiler 3701 ein NVIDIA CUDA Compiler („NVCC“) zum Kompilieren von CUDA-Code in .cu-Dateien oder ein HCC-Compiler zum Kompilieren von HIP-Code in .hip.cpp-Dateien sein, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform beinhaltet der Compiler 3701 ein Compiler-Frontend 3702, einen Host-Compiler 3705, einen Geräte-Compiler 3706 und einen Linker 3709. In mindestens einer Ausführungsform ist das Compiler-Frontend 3702 so konfiguriert, dass es den Geräte-Code 3704 von dem Host-Code 3703 in dem Quellcode 3700 trennt. Geräte-Code 3704 wird von dem Gerätecompiler 3706 in ausführbaren Geräte-Code 3708 kompiliert, der, wie beschrieben wurde, in mindestens einer Ausführungsform Binärcode oder IR-Code enthalten kann. In mindestens einer Ausführungsform wird getrennt davon Host-Code 3703 von dem Host-Compiler 3705 in ausführbaren Host-Code 3707 kompiliert. In mindestens einer Ausführungsform kann für NVCC der Host-Compiler 3705, ohne darauf beschränkt zu sein, ein universeller C/C++-Compiler sein, der nativen Objektcode ausgibt, während der Geräte-Compiler 3706, ohne darauf beschränkt zu sein, ein auf einer Low Level Virtual Machine („LLVM“) basierender Compiler sein kann, der eine LLVM-Compiler-Infrastruktur aufspaltet und PTX-Code oder Binärcode ausgibt. In mindestens einer Ausführungsform können für den HCC sowohl der Host-Compiler 3705 als auch der Geräte-Compiler 3706 LLVM-basierte Compiler sein, die Ziel-Binärcode ausgeben, sind aber nicht darauf beschränkt.
Nach der Kompilierung des Quellcodes 3700 in einen ausführbaren Host-Code 3707 und einen ausführbaren Geräte-Code 3708 verknüpft der Linker 3709 in mindestens einer Ausführungsform den ausführbaren Host- und Geräte-Code 3707 und 3708 in einer ausführbaren Datei 3710. In mindestens einer Ausführungsform können nativer Objektcode für einen Host und PTX- oder Binärcode für ein Gerät in einer Executable and Linkable Format („ELF“)-Datei miteinander verknüpft werden, die ein Containerformat zum Speichern von Objektcode ist.
38 veranschaulicht ein Übersetzen von Quellcode vor der Kompilierung des Quellcodes, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird Quellcode 3800 durch ein Übersetzungswerkzeug 3801 geleitet, das den Quellcode 3800 in übersetzten Quellcode 3802 übersetzt. In mindestens einer Ausführungsform wird ein Compiler 3803 verwendet, um den übersetzten Quellcode 3802 in einen ausführbaren Host-Code 3804 und einen ausführbaren Geräte-Code 3805 zu kompilieren, in einem Prozess, der der Kompilierung des Quellcodes 3600 durch den Compiler 3601 in einen ausführbaren Host-Code 3602 und einen ausführbaren Geräte-Code 3603 ähnelt, wie vorstehend in Verbindung mit 36 beschrieben wurde.
In mindestens einer Ausführungsform wird eine von dem Übersetzungswerkzeug 3801 durchgeführte Übersetzung verwendet, um den Quellcode 3800 für die Ausführung in einer anderen Umgebung als der, in der er ursprünglich ausgeführt werden sollte, zu portieren. In mindestens einer Ausführungsform kann das Übersetzungswerkzeug 3801 einen HIP-Übersetzer umfassen, der verwendet wird, um CUDA-Code, der für eine CUDA-Plattform vorgesehen ist, in HIP-Code zu „hipifizieren“, der auf einer ROCm-Plattform kompiliert und ausgeführt werden kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Übersetzung des Quellcodes 3800 ein Parsen des Quellcodes 3800 und ein Konvertieren von Aufrufen zu API(s), die von einem Programmiermodell (z.B. CUDA) bereitgestellt werden, in entsprechende Aufrufe zu API(s), die von einem anderen Programmiermodell (z.B. HIP) bereitgestellt werden, beinhalten, wie nachstehend in Verbindung mit den 39A und 40 ausführlicher erläutert wird. Um auf das Beispiel des Hipifying von CUDA-Code zurückzukommen, können in mindestens einer Ausführungsform Aufrufe der CUDA-Laufzeit-API, der CUDA-Treiber-API und/oder der CUDA-Bibliotheken in entsprechende HIP-API-Aufrufe konvertiert werden. In mindestens einer Ausführungsform können automatisierte Übersetzungen, die von dem Übersetzungswerkzeug 3801 durchgeführt werden, manchmal unvollständig sein, so dass zusätzlicher, manueller Aufwand erforderlich ist, um den Quellcode 3800 vollständig zu portieren.
Konfigurieren von GPUs für Universalberechnungen
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte Architekturen für die Kompilierung und Ausführung von Rechen-Quellcode, gemäß mindestens einer Ausführungsform.
39A veranschaulicht ein System 3900, das so konfiguriert ist, dass es CUDA-Quellcode 3910 unter Verwendung verschiedener Arten von Verarbeitungseinheiten kompiliert und ausführt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das System 3900, ohne Beschränkung darauf, CUDA-Quellcode 3910, einen CUDA-Compiler 3950, ausführbaren Host-Code 3970(1), ausführbaren Host-Code 3970(2), ausführbaren CUDA-Geräte-Code 3984, eine CPU 3990, eine CUDA-fähige GPU 3994, eine GPU 3992, ein CUDA-zu-HIP-Übersetzungswerkzeug 3920, HIP-Quellcode 3930, einen HIP-Compilertreiber 3940, einen HCC 3960 und ausführbaren HCC-Geräte-Code 3982.
In mindestens einer Ausführungsform ist der CUDA-Quellcode 3910 eine Sammlung von Menschen lesbarer Code in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist der CUDA-Code ein von Menschen lesbarer Code in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist eine CUDA-Programmiersprache eine Erweiterung der Programmiersprache C++, die, ohne Beschränkung darauf, Mechanismen zur Definition von Geräte-Code und zur Unterscheidung zwischen Geräte-Code und Host-Code beinhaltet. In mindestens einer Ausführungsform ist der Geräte-Code ein Quellcode, der nach der Kompilierung parallel auf einem Gerät ausführbar ist. In mindestens einer Ausführungsform kann ein Gerät ein Prozessor sein, der für parallele Befehlsverarbeitung optimiert ist, wie z.B. eine CUDA-fähige GPU 3990, eine GPU 3992 oder eine andere GPGPU, usw. In mindestens einer Ausführungsform ist der Host-Code ein Quellcode, der nach der Kompilierung auf einem Host ausführbar ist. In mindestens einer Ausführungsform ist ein Host ein Prozessor, der für die sequenzielle Befehlsverarbeitung optimiert ist, wie z.B. die CPU 3990.
In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3910, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3912, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3914, eine beliebige Anzahl (einschließlich Null) von Hostfunktionen 3916 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3918. In mindestens einer Ausführungsform können globale Funktionen 3912, Gerätefunktionen 3914, Hostfunktionen 3916 und Host/Geräte-Funktionen 3918 in dem CUDA-Quellcode 3910 gemischt sein. In mindestens einer Ausführungsform ist jede der globalen Funktionen 3912 auf einem Gerät ausführbar und von einem Host aus aufrufbar. In mindestens einer Ausführungsform können daher eine oder mehrere der globalen Funktionen 3912 als Einstiegspunkte zu einem Gerät dienen. In mindestens einer Ausführungsform ist jede der globalen Funktionen 3912 ein Kernel. In mindestens einer Ausführungsform und in einer Technik, die als dynamische Parallelität bekannt ist, definiert eine oder mehrere der globalen Funktionen 3912 einen Kernel, der auf einem Gerät ausführbar ist und von einem solchen Gerät aus aufgerufen werden kann. In mindestens einer Ausführungsform wird ein Kernel während der Ausführung N (wobei N eine beliebige positive ganze Zahl ist) Mal parallel von N verschiedenen Threads auf einem Gerät ausgeführt.
In mindestens einer Ausführungsform wird jede von Gerätefunktionen 3914 auf einem Gerät ausgeführt und kann nur von einem solchen Gerät aus aufgerufen werden. In mindestens einer Ausführungsform wird jede von Host-Funktionen 3916 auf einem Host ausgeführt und ist nur von einem solchen Host aus aufrufbar. In mindestens einer Ausführungsform definiert jede der Host-/Geräte-Funktionen 3916 sowohl eine Host-Version einer Funktion, die auf einem Host ausführbar und nur von einem solchen Host aufrufbar ist, als auch eine Geräteversion der Funktion, die auf einem Gerät ausführbar und nur von einem solchen Gerät aufrufbar ist.
In mindestens einer Ausführungsform kann der CUDA-Quellcode 3910 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die über eine CUDA-Laufzeit-API 3902 definiert sind. In mindestens einer Ausführungsform kann die CUDA-Laufzeit-API 3902, ohne Beschränkung darauf, eine beliebige Anzahl von Funktionen enthalten, die auf einem Host ausgeführt werden, um Gerätespeicher zuzuweisen und freizugeben, Daten zwischen Hostspeicher und Gerätespeicher zu übertragen, Systeme mit mehreren Geräten zu verwalten usw. In mindestens einer Ausführungsform kann der CUDA-Quellcode 3910 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer beliebigen Anzahl von anderen CUDA-APIs angegeben sind. In mindestens einer Ausführungsform kann eine CUDA-API eine beliebige API sein, die für die Verwendung durch CUDA-Code vorgesehen ist. In mindestens einer Ausführungsform umfassen CUDA-APIs, ohne Beschränkung darauf, eine CUDA-Laufzeit-API 3902, eine CUDA-Treiber-API, APIs für eine beliebige Anzahl von CUDA-Bibliotheken, usw. In mindestens einer Ausführungsform und im Vergleich zu der CUDA-Laufzeit-API 3902 ist eine CUDA-Treiber-API eine API auf niedrigerer Ebene, die jedoch eine feinkörnigere Steuerung eines Geräts ermöglicht. In mindestens einer Ausführungsform umfassen Beispiele für CUDA-Bibliotheken, ohne Beschränkung darauf, cuBLAS, cuFFT, cuRAND, cuDNN usw.
In mindestens einer Ausführungsform kompiliert der CUDA-Compiler 3950 den eingegebenen CUDA-Code (z.B. den CUDA-Quellcode 3910), um den ausführbaren Host-Code 3970(1) und den ausführbaren CUDA-Geräte-Code 3984 zu erzeugen. In mindestens einer Ausführungsform ist der CUDA-Compiler 3950 ein NVCC. In mindestens einer Ausführungsform ist der ausführbare Host-Code 3970(1) eine kompilierte Version des Host-Codes, der in dem Eingabe-Quellcode enthalten ist, der auf der CPU 3990 ausführbar ist. In mindestens einer Ausführungsform kann die CPU 3990 ein beliebiger Prozessor sein, der für die sequenzielle Befehlsverarbeitung optimiert ist.
In mindestens einer Ausführungsform ist der ausführbare CUDA-Geräte-Code 3984 eine kompilierte Version des Geräte-Codes, der in dem Eingabe-Quellcode enthalten ist, der auf der CUDA-fähigen GPU 3994 ausführbar ist. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3984, ohne Beschränkung darauf, Binärcode. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3984, ohne Beschränkung darauf, IR-Code, wie z.B. PTX-Code, der zur Laufzeit von einem Gerätetreiber weiter in Binärcode für ein bestimmtes Zielgerät (z.B. CUDA-fähige GPU 3994) kompiliert wird. In mindestens einer Ausführungsform kann der CUDA-fähige Grafikprozessor 3994 ein beliebiger Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist und CUDA unterstützt. In mindestens einer Ausführungsform wird der CUDA-fähige Grafikprozessor 3994 von der NVIDIA Corporation in Santa Clara, CA, entwickelt.
In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3920 so konfiguriert, dass es den CUDA-Quellcode 3910 in einen funktionell ähnlichen HIP-Quellcode 3930 übersetzt. In mindestens einer Ausführungsform ist der HIP-Quellcode 3930 eine Sammlung von von Menschen lesbarem Code in einer HIP-Programmiersprache. In mindestens einer Ausführungsform ist der HIP-Code ein von Menschen lesbarer Code in einer HIP-Programmiersprache. In mindestens einer Ausführungsform ist eine HIP-Programmiersprache eine Erweiterung der C++-Programmiersprache, die, ohne Beschränkung darauf, funktionell ähnliche Versionen von CUDA-Mechanismen enthält, um Geräte-Code zu definieren und zwischen Geräte-Code und Host-Code zu unterscheiden. In mindestens einer Ausführungsform kann eine HIP-Programmiersprache eine Teilmenge der Funktionalität einer CUDA-Programmiersprache enthalten. In mindestens einer Ausführungsform enthält eine HIP-Programmiersprache beispielsweise, ohne Beschränkung darauf, Mechanismen zum Definieren globaler Funktionen 3912, aber einer solchen HIP-Programmiersprache kann die Unterstützung für dynamische Parallelität fehlen, und daher können in dem HIP-Code definierte globale Funktionen 3912 nur von einem Host aus aufrufbar sein.
In mindestens einer Ausführungsform enthält der HIP-Quellcode 3930, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3912, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3914, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3916 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3918. In mindestens einer Ausführungsform kann der HIP-Quellcode 3930 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer HIP-Laufzeit-API 3932 angegeben sind. In mindestens einer Ausführungsform enthält die HIP-Laufzeit-API 3932, ohne Beschränkung darauf, funktionell ähnliche Versionen einer Teilmenge von Funktionen, die in der CUDA-Laufzeit-API 3902 enthalten sind. In mindestens einer Ausführungsform kann der HIP-Quellcode 3930 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer beliebigen Anzahl von anderen HIP-APIs angegeben sind. In mindestens einer Ausführungsform kann eine HIP-API eine beliebige API sein, die für die Verwendung durch HIP-Code und/oder ROCm vorgesehen ist. In mindestens einer Ausführungsform umfassen HIP-APIs, ohne Beschränkung darauf, die HIP-Laufzeit-API 3932, eine HIP-Treiber-API, APIs für eine beliebige Anzahl von HIP-Bibliotheken, APIs für eine beliebige Anzahl von ROCm-Bibliotheken, usw.
In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3920 jeden Kernel-Aufruf in dem CUDA-Code von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem CUDA-Code in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe. In mindestens einer Ausführungsform ist ein CUDA-Aufruf ein Aufruf einer Funktion, die in einer CUDA-API angegeben ist, und ist ein HIP-Aufruf ein Aufruf einer Funktion, die in einer HIP-API angegeben ist. In mindestens einer Ausführungsform wandelt das CUDA-zu-HIP-Übersetzungswerkzeug 3920 eine beliebige Anzahl von Aufrufen zu Funktionen, die in der CUDA-Laufzeit-API 3902 angegeben sind, in eine beliebige Anzahl von Aufrufen zu Funktionen, die in der HIP-Laufzeit-API 3932 angegeben sind, um.
In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3920 ein als hipify-perl bekanntes Werkzeug, das einen textbasierten Übersetzungsprozess ausführt. In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3920 ein als hipify-clang bekanntes Werkzeug, das im Vergleich zu hipify-perl einen komplexeren und robusteren Übersetzungsprozess ausführt, der das Parsen von CUDA-Code unter Verwendung von clang (einem Compiler-Frontend) und die anschließende Übersetzung der resultierenden Symbole umfasst. In mindestens einer Ausführungsform kann die ordnungsgemäße Konvertierung von CUDA-Code in HIP-Code Modifikationen (z.B. manuelle Bearbeitungen) zusätzlich zu denjenigen, die von dem CUDA-zu-HIP-Übersetzungswerkzeug 3920 durchgeführt werden, erfordern.
In mindestens einer Ausführungsform ist der HIP-Compilertreiber 3940 ein Frontend, das ein Zielgerät 3946 bestimmt und dann einen mit dem Zielgerät 3946 kompatiblen Compiler konfiguriert, um den HIP-Quellcode 3930 zu kompilieren. In mindestens einer Ausführungsform ist das Zielgerät 3946 ein Prozessor, der für die parallele Befehlsverarbeitung optimiert ist. In mindestens einer Ausführungsform kann der HIP-Compilertreiber 3940 das Zielgerät 3946 auf jede technisch machbare Weise bestimmen.
In mindestens einer Ausführungsform erzeugt dann, wenn das Zielgerät 3946 mit CUDA kompatibel ist (z.B. die CUDA-fähige GPU 3994), der HIP-Compilertreiber 3940 einen HIP/NVCC-Kompilierungsbefehl 3942. In mindestens einer Ausführungsform und wie in Verbindung mit 39B ausführlicher beschrieben, konfiguriert der HIP/NVCC-Kompilierungsbefehl 3942 den CUDA-Compiler 3950 zum Kompilieren des HIP-Quellcodes 3930 unter Verwendung eines HIP-zu-CUDA-Übersetzungsheaders und einer CUDA-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/NVCC-Kompilierungsbefehl 3942 erzeugt der CUDA-Compiler 3950 den ausführbaren Host-Code 3970(1) und den ausführbaren CUDA-Geräte-Code 3984.
In mindestens einer Ausführungsform erzeugt dann, wenn das Zielgerät 3946 nicht mit CUDA kompatibel ist, der HIP-Compilertreiber 3940 einen HIP/HCC-Kompilierungsbefehl 3944. In mindestens einer Ausführungsform und wie in Verbindung mit 39C ausführlicher beschrieben, konfiguriert der HIP/HCC-Kompilierungsbefehl 3944 den HCC 3960 zum Kompilieren von HIP-Quellcode 3930 unter Verwendung eines HCC-Headers und einer HIP/HCC-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/HCC-Kompilierungsbefehl 3944 erzeugt der HCC 3960 ausführbaren Host-Code 3970(2) und ausführbaren HCC-Geräte-Code 3982. In mindestens einer Ausführungsform ist der ausführbare HCC-Geräte-Code 3982 eine kompilierte Version des in dem HIP-Quellcode 3930 enthaltenen Geräte-Codes, der auf der GPU 3992 ausführbar ist. In mindestens einer Ausführungsform kann die GPU 3992 ein beliebiger Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist, nicht mit CUDA kompatibel ist und mit dem HCC kompatibel ist. In mindestens einer Ausführungsform wird der Grafikprozessor 3992 von der AMD Corporation in Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform ist GPU, 3992 eine nicht CUDA-fähige GPU 3992.
Nur zu Erläuterungszwecken sind in 39A drei verschiedene Abläufe dargestellt, die in mindestens einer Ausführungsform implementiert sein können, um den CUDA-Quellcode 3910 für die Ausführung auf der CPU 3990 und verschiedenen Geräten zu kompilieren. In mindestens einer Ausführungsform kompiliert ein direkter CUDA-Ablauf den CUDA-Quellcode 3910 für die Ausführung auf der CPU 3990 und der CUDA-fähigen GPU 3994, ohne den CUDA-Quellcode 3910 in den HIP-Quellcode 3930 zu übersetzen. In mindestens einer Ausführungsform übersetzt ein indirekter CUDA-Ablauf den CUDA-Quellcode 3910 in den HIP-Quellcode 3930 und kompiliert dann den HIP-Quellcode 3930 zur Ausführung auf der CPU 3990 und der CUDA-fähigen GPU 3994. In mindestens einer Ausführungsform übersetzt ein CUDA/HCC-Ablauf den CUDA-Quellcode 3910 in HIP-Quellcode 3930 und kompiliert dann den HIP-Quellcode 3930 für die Ausführung auf der CPU 3990 und der GPU 3992.
Ein direkter CUDA-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, ist durch gestrichelte Linien und eine Reihe von Blasen mit Bezeichnungen A1-A3 dargestellt. In mindestens einer Ausführungsform und wie in der mit A1 bezeichneten Blase dargestellt, empfängt der CUDA-Compiler 3950 den CUDA-Quellcode 3910 und einen CUDA-Kompilierbefehl 3948, der den CUDA-Compiler 3950 für die Kompilierung des CUDA-Quellcodes 3910 konfiguriert. In mindestens einer Ausführungsform ist der CUDA-Quellcode 3910, der in einem direkten CUDA-Ablauf verwendet wird, in einer CUDA-Programmiersprache geschrieben, die auf einer anderen Programmiersprache als C++ (z.B. C, Fortran, Python, Java usw.) basiert. In mindestens einer Ausführungsform und im Ansprechen auf den CUDA-Kompilierbefehl 3948 generiert der CUDA-Compiler 3950 den ausführbaren Host-Code 3970(1) und den ausführbaren CUDA-Geräte-Code 3984 (dargestellt mit der Blase mit der Bezeichnung A2). In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung A3 dargestellt, können der ausführbare Host-Code 3970(1) und der ausführbare CUDA-Geräte-Code 3984 auf der CPU 3990 bzw. der CUDA-fähigen GPU 3994 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3984 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3984, ohne darauf beschränkt zu sein, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
Ein indirekter CUDA-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, ist durch gestrichelte Linien und eine Reihe von Blasen mit der Bezeichnung B1-B6 dargestellt. In mindestens einer Ausführungsform und wie in der mit B1 gekennzeichneten Blase dargestellt, empfängt das CUDA-HIP-Übersetzungswerkzeug 3920 den CUDA-Quellcode 3910. In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung B2 dargestellt, übersetzt das CUDA-HIP-Übersetzungswerkzeug 3920 den CUDA-Quellcode 3910 in den HIP-Quellcode 3930. In mindestens einer Ausführungsform und wie in der mit B3 bezeichneten Blase dargestellt, empfängt der HIP-Compilertreiber 3940 den HIP-Quellcode 3930 und bestimmt, dass das Zielgerät 3946 CUDA-fähig ist.
In mindestens einer Ausführungsform und wie mit der mit B4 bezeichneten Blase dargestellt, erzeugt der HIP-Compilertreiber 3940 den HIP/NVCC-Kompilierbefehl 3942 und überträgt sowohl den HIP/NVCC-Kompilierbefehl 3942 als auch den HIP-Quellcode 3930 an den CUDA-Compiler 3950. In mindestens einer Ausführungsform und wie in Verbindung mit 39B ausführlicher beschrieben, konfiguriert der HIP/NVCC-Kompilierungsbefehl 3942 den CUDA-Compiler 3950 zum Kompilieren des HIP-Quellcodes 3930 unter Verwendung eines HIP-zu-CUDA-Übersetzungsheaders und einer CUDA-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/NVCC-Kompilierungsbefehl 3942 erzeugt der CUDA-Compiler 3950 den ausführbaren Host-Code 3970(1) und den ausführbaren CUDA-Geräte-Code 3984 (dargestellt mit der Blase mit der Bezeichnung B5). In mindestens einer Ausführungsform und wie in der mit B6 bezeichneten Blase dargestellt, können der ausführbare Host-Code 3970(1) und der ausführbare CUDA-Geräte-Code 3984 auf der CPU 3990 bzw. der CUDA-fähigen GPU 3994 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3984 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3984, ohne darauf beschränkt zu sein, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
Ein CUDA/HCC-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, wird durch durchgezogene Linien und eine Reihe von Blasen mit der Bezeichnung C1-C6 dargestellt. In mindestens einer Ausführungsform und wie in der Blase mit der Bezeichnung C1 dargestellt, empfängt das CUDA-HIP-Übersetzungswerkzeug 3920 den CUDA-Quellcode 3910. In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung C2 dargestellt, übersetzt das CUDA-HIP-Übersetzungswerkzeug 3920 den CUDA-Quellcode 3910 in den HIP-Quellcode 3930. In mindestens einer Ausführungsform und wie mit der Blase C3 dargestellt, empfängt der HIP-Compilertreiber 3940 den HIP-Quellcode 3930 und bestimmt, dass das Zielgerät 3946 nicht CUDA-fähig ist.
In mindestens einer Ausführungsform erzeugt der HIP-Compilertreiber 3940 den HIP/HCC-Kompilierbefehl 3944 und überträgt sowohl den HIP/HCC-Kompilierbefehl 3944 als auch den HIP-Quellcode 3930 an den HCC 3960 (dargestellt durch die mit C4 bezeichnete Blase). In mindestens einer Ausführungsform und wie in Verbindung mit 39C ausführlicher beschrieben, konfiguriert der HIP/HCC-Kompilierungsbefehl 3944 den HCC 3960, um den HIP-Quellcode 3930 zu kompilieren, wobei, ohne Beschränkung darauf, ein HCC-Header und eine HIP/HCC-Laufzeitbibliothek verwendet werden. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/HCC-Kompilierungsbefehl 3944 erzeugt der HCC 3960 einen ausführbaren Host-Code 3970(2) und einen ausführbaren HCC-Geräte-Code 3982 (dargestellt mit einer Blase mit der Bezeichnung C5). In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung C6 dargestellt, können der ausführbare Host-Code 3970(2) und der ausführbare HCC-Geräte-Code 3982 auf der CPU 3990 bzw. der GPU 3992 ausgeführt werden.
In mindestens einer Ausführungsform kann, nachdem der CUDA-Quellcode 3910 in HIP-Quellcode 3930 übersetzt wurde, der HIP-Compilertreiber 3940 anschließend verwendet werden, um ausführbaren Code entweder für die CUDA-fähige GPU 3994 oder die GPU 3992 zu erzeugen, ohne CUDA-HIP-Übersetzungswerkzeug 3920 erneut auszuführen. In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3920 den CUDA-Quellcode 3910 in HIP-Quellcode 3930, der dann im Speicher abgelegt wird. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3940 dann den HCC 3960, um den ausführbaren Host-Code 3970(2) und den ausführbaren HCC-Geräte-Code 3982 basierend auf dem HIP-Quellcode 3930 zu erzeugen. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3940 anschließend den CUDA-Compiler 3950, um auf der Grundlage des gespeicherten HIP-Quellcodes 3930 den ausführbaren Host-Code 3970(1) und den ausführbaren CUDA-Geräte-Code 3984 zu erzeugen.
39B veranschaulicht ein System 3904, das so konfiguriert ist, dass es den CUDA-Quellcode 3910 von 39A unter Verwendung der CPU 3990 und der CUDA-fähigen GPU 3994 gemäß mindestens einer Ausführungsform kompiliert und ausführt. In mindestens einer Ausführungsform umfasst das System 3904, ohne Beschränkung darauf, den CUDA-Quellcode 3910, das CUDA-HIP-Übersetzungswerkzeug 3920, den HIP-Quellcode 3930, den HIP-Compilertreiber 3940, den CUDA-Compiler 3950, den ausführbaren Host-Code 3970(1), den ausführbaren CUDA-Geräte-Code 3984, die CPU 3990 und die CUDA-fähige GPU 3994.
In mindestens einer Ausführungsform und wie zuvor hierin in Verbindung mit 39A beschrieben, enthält der CUDA-Quellcode 3910, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3912, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3914, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3916 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3918. In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3910 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind.
In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3920 den CUDA-Quellcode 3910 in den HIP-Quellcode 3930. In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3920 jeden Kernel-Aufruf in dem CUDA-Quellcode 3910 von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem CUDA-Quellcode 3910 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe.
In mindestens einer Ausführungsform bestimmt HIP-Compilertreiber 3940, dass das Zielgerät 3946 CUDA-fähig ist, und erzeugt den HIP/NVCC-Kompilierungsbefehl 3942. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3940 dann den CUDA-Compiler 3950 über den HIP/NVCC-Kompilierbefehl 3942, um den HIP-Quellcode 3930 zu kompilieren. In mindestens einer Ausführungsform stellt der HIP-Compilertreiber 3940 Zugriff auf einen HIP-zu-CUDA-Übersetzungsheader 3952 als Teil der Konfiguration des CUDA-Compilers 3950 bereit. In mindestens einer Ausführungsform übersetzt der HIP-zu-CUDA-Übersetzungsheader 3952 eine beliebige Anzahl von Mechanismen (z.B. Funktionen), die in einer beliebigen Anzahl von HIP-APIs spezifiziert sind, in eine beliebige Anzahl von Mechanismen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind. In mindestens einer Ausführungsform verwendet der CUDA-Compiler 3950 den HIP-zu-CUDA-Übersetzungsheader 3952 in Verbindung mit einer CUDA-Laufzeitbibliothek 3954, die der CUDA-Laufzeit-API 3902 entspricht, um den ausführbaren Host-Code 3970(1) und den ausführbaren CUDA-Geräte-Code 3984 zu erzeugen. In mindestens einer Ausführungsform können der ausführbare Host-Code 3970(1) und der ausführbare CUDA-Geräte-Code 3984 dann auf der CPU 3990 bzw. der CUDA-fähigen GPU 3994 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3984 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3984, ohne Beschränkung darauf, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
39C zeigt ein System 3906, das so konfiguriert ist, dass es den CUDA-Quellcode 3910 von 39A unter Verwendung einer CPU 3990 und einer nicht-CUDA-fähigen GPU 3992 kompiliert und ausführt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 3906, ohne Beschränkung darauf, den CUDA-Quellcode 3910, das CUDA-zu-HIP-Übersetzungswerkzeug 3920, den HIP-Quellcode 3930, den HIP-Compilertreiber 3940, den HCC 3960, den ausführbaren Host-Code 3970(2), den ausführbaren HCC-Geräte-Code 3982, die CPU 3990 und die GPU 3992.
In mindestens einer Ausführungsform und wie zuvor hierin in Verbindung mit 39A beschrieben, enthält der CUDA-Quellcode 3910, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3912, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3914, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3916 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3918. In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3910 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind.
In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3920 den CUDA-Quellcode 3910 in den HIP-Quellcode 3930. In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3920 jeden Kernel-Aufruf in dem CUDA-Quellcode 3910 von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem Quellcode 3910 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe.
In mindestens einer Ausführungsform bestimmt der HIP-Compilertreiber 3940 anschließend, dass das Zielgerät 3946 nicht CUDA-fähig ist, und erzeugt den HIP/HCC-Kompilierbefehl 3944. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3940 dann den HCC 3960, um den HIP/HCC-Kompilierbefehl 3944 auszuführen, um den HIP-Quellcode 3930 zu kompilieren. In mindestens einer Ausführungsform konfiguriert der HIP/HCC-Kompilierbefehl 3944 den HCC 3960 so, dass er, ohne Beschränkung darauf, eine HIP/HCC-Laufzeitbibliothek 3958 und einen HCC-Header 3956 verwendet, um ausführbaren Host-Code 3970(2) und ausführbaren HCC-Geräte-Code 3982 zu erzeugen. In mindestens einer Ausführungsform entspricht die HIP/HCC-Laufzeitbibliothek 3958 der HIP-Laufzeit-API 3932. In mindestens einer Ausführungsform enthält der HCC-Header 3956, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Interoperabilitätsmechanismen für HIP und HCC. In mindestens einer Ausführungsform können der ausführbare Host-Code 3970(2) und der ausführbare HCC-Geräte-Code 3982 auf der CPU 3990 bzw. der GPU 3992 ausgeführt werden.
40 veranschaulicht einen beispielhaften Kernel, der von dem CUDA-zu-HIP-Übersetzungswerkzeug 3920 von 39C übersetzt wurde, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform unterteilt der CUDA-Quellcode 3910 ein Gesamtproblem, das ein bestimmter Kernel lösen soll, in relativ grobe Teilprobleme, die unabhängig voneinander unter Verwendung von Thread-Blöcken gelöst werden können. In mindestens einer Ausführungsform umfasst jeder Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Threads. In mindestens einer Ausführungsform wird jedes Teilproblem in relativ feine Teile partitioniert, die kooperativ parallel von Threads innerhalb eines Thread-Blocks gelöst werden können. In mindestens einer Ausführungsform können Threads innerhalb eines Thread-Blocks zusammenarbeiten, indem sie Daten über einen gemeinsam genutzten Speicher gemeinsam nutzen und die Ausführung synchronisieren, um Speicherzugriffe zu koordinieren.
In mindestens einer Ausführungsform organisiert der CUDA-Quellcode 3910 Thread-Blöcke, die einem bestimmten Kernel zugeordnet sind, in ein eindimensionales, zweidimensionales oder dreidimensionales Gitter von Thread-Blöcken. In mindestens einer Ausführungsform beinhaltet jeder Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Threads, und beinhaltet ein Gitter, ohne Beschränkung darauf, eine beliebige Anzahl von Thread-Blöcken.
In mindestens einer Ausführungsform ist ein Kernel eine Funktion in dem Geräte-Code, die unter Verwendung eines „_global_“-Deklarationsbezeichners definiert ist. In mindestens einer Ausführungsform werden die Dimension eines Gitters, das einen Kernel für einen bestimmten Kernelaufruf ausführt, und zugehörige Streams unter Verwendung einer CUDA-Kernel-Startsyntax 4010 spezifiziert. In mindestens einer Ausführungsform wird die CUDA-Kernel-Start-Syntax 4010 als „KernelName«<GridSize, BlockSize, SharedMemorySize, Stream»> (KernelArguments);“ spezifiziert. In mindestens einer Ausführungsform ist eine Ausführungskonfigurationssyntax ein „<«...»>“-Konstrukt, das zwischen einem Kernelnamen („KernelName“) und einer eingeklammerten Liste von Kernelargumenten („KernelArguments“) eingefügt wird. In mindestens einer Ausführungsform umfasst die CUDA-Kernel-Startsyntax 4010, ohne Beschränkung darauf, eine CUDA-Startfunktionssyntax anstelle einer Ausführungskonfigurationssyntax.
In mindestens einer Ausführungsform ist „GridSize“ von einem Typ dim3 und spezifiziert die Dimension und die Größe eines Gitters. In mindestens einer Ausführungsform ist der Typ dim3 eine CUDA-definierte Struktur, die, ohne Beschränkung darauf, vorzeichenlose Ganzzahlen x, y und z beinhaltet. In mindestens einer Ausführungsform ist z standardmäßig gleich eins, falls z nicht spezifiziert ist. In mindestens einer Ausführungsform ist y standardmäßig gleich eins, falls y nicht spezifiziert ist. In mindestens einer Ausführungsform ist die Anzahl von Thread-Blöcken in einem Gitter gleich dem Produkt aus GridSize.x, GridSize.y und GridSize.z. In mindestens einer Ausführungsform ist „BlockSize“ vom Typ dim3 und gibt die Dimension und die Größe jedes Thread-Blocks an. In mindestens einer Ausführungsform ist die Anzahl der Threads pro Thread-Block gleich dem Produkt aus BlockSize.x, BlockSize.y und BlockSize.z. In mindestens einer Ausführungsform erhält jeder Thread, der einen Kernel ausführt, eine eindeutige Thread-ID, die innerhalb des Kernels über eine eingebaute Variable (z.B. „threadldx“) zugänglich ist.
In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 4010 ist „SharedMemorySize“ ein optionales Argument, das eine Anzahl von Bytes in einem gemeinsam genutzten Speicher spezifiziert, der pro Thread-Block für einen bestimmten Kernel-Aufruf zusätzlich zu statisch zugewiesenem Speicher dynamisch zugewiesen wird. In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 4010 ist „SharedMemorySize“ standardmäßig auf null gesetzt. In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 4010 ist „Stream“ ein optionales Argument, das einen zugehörigen Stream angibt und standardmäßig auf null gesetzt ist, um einen Standardstream zu spezifizieren. In mindestens einer Ausführungsform ist ein Stream eine Folge von Befehlen (möglicherweise von verschiedenen Host-Threads ausgegeben), die der Reihe nach ausgeführt werden. In mindestens einer Ausführungsform können verschiedene Streams Befehle außerhalb der Reihe in Bezug aufeinander oder gleichzeitig ausführen.
In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3910, ohne Beschränkung darauf, eine Kerneldefinition für einen beispielhaften Kernel „MatAdd“ und eine Hauptfunktion. In mindestens einer Ausführungsform ist die Hauptfunktion ein Host-Code, der auf einem Host ausgeführt wird und, ohne Beschränkung darauf, einen Kernelaufruf enthält, der die Ausführung des Kernels „MatAdd“ auf einem Gerät bewirkt. In mindestens einer Ausführungsform und wie gezeigt, addiert der Kernel MatAdd zwei Matrizen A und B der Größe NxN, wobei N eine positive ganze Zahl ist, und speichert das Ergebnis in einer Matrix C. In mindestens einer Ausführungsform definiert die Hauptfunktion eine Variable threadsPerBlock als 16 mal 16 und eine Variable numBlocks als N/16 mal N/16. In mindestens einer Ausführungsform spezifiziert die Hauptfunktion dann den Kernelaufruf „MatAdd«<numBlocks, threadsPerBlock»(A, B, C);“. In mindestens einer Ausführungsform und gemäß der CUDA-Kernel-Start-Syntax 4010 wird der Kernel MatAdd unter Verwendung eines Gitters von Thread-Blöcken mit einer Dimension N/16 mal N/16 ausgeführt, wobei jeder Thread-Block eine Dimension von 16 mal 16 hat. In mindestens einer Ausführungsform umfasst jeder Thread-Block 286 Threads, wird ein Gitter mit genügend Blöcken erstellt, um einen Thread pro Matrixelement zu haben, und führt jeder Thread in einem solchen Gitter den Kernel MatAdd aus, um eine paarweise Addition durchzuführen.
In mindestens einer Ausführungsform übersetzt das CUDA-HIP-Übersetzungswerkzeug 3920 während des Übersetzens von CUDA-Quellcode 3910 in HIP-Quellcode 3930 jeden Kernelaufruf in dem CUDA-Quellcode 3910 von der CUDA-Kernel-Start-Syntax 4010 in eine HIP-Kernel-Start-Syntax 4020 und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem Quellcode 3910 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe. In mindestens einer Ausführungsform ist die HIP-Kernel-Start-Syntax 4020 als „hipLaunchKerneIGGL(KernelName,GridSize, BlockSize, SharedMemorySize, Stream, KernelArguments);“ spezifiziert. In mindestens einer Ausführungsform hat jeder der Parameter KernelName, GridSize, BlockSize, ShareMemorySize, Stream und KernelArguments in der HIP-Kernel-Start-Syntax 4020 die gleiche Bedeutung wie in der CUDA-Kernel-Start-Syntax 4010 (hierin zuvor beschrieben). In mindestens einer Ausführungsform sind die Argumente SharedMemorySize und Stream in der HIP-Kernel-Startsyntax 4020 erforderlich und in der CUDA-Kernel-Startsyntax 4010 optional.
In mindestens einer Ausführungsform ist ein Teil des in 40 dargestellten HIP-Quellcodes 3930 identisch mit einem Teil des in 40 dargestellten CUDA-Quellcodes 3910, mit Ausnahme eines Kernelaufrufs, der die Ausführung des Kernels MatAdd auf einem Gerät bewirkt. In mindestens einer Ausführungsform ist der Kernel MatAdd in dem HIP-Quellcode 3930 mit demselben Deklarationsbezeichner „_global_“ definiert, mit dem der Kernel MatAdd in dem CUDA-Quellcode 3910 definiert ist. In mindestens einer Ausführungsform lautet ein Kernelaufruf in dem HIP-Quellcode 3930 „hipLaunchKerneIGGL(MatAdd, numBlocks, threadsPerBlock, 0, 0, A, B, C);“, während ein entsprechender Kernelaufruf in dem CUDA-Quellcode 3910 „MatAdd«<numBlocks, threadsPerBlock»(A, B, C);“ lautet.
41 veranschaulicht die nicht-CUDA-fähige GPU 3992 von 39C in größerem Detail, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird die GPU 3992 von der AMD Corporation in Santa Clara entwickelt. In mindestens einer Ausführungsform kann die GPU 3992 so konfiguriert sein, dass sie Rechenoperationen hochparallel durchführt. In mindestens einer Ausführungsform ist die GPU 3992 so konfiguriert, dass sie Grafikpipelineoperationen wie Zeichenbefehle, Pixeloperationen, geometrische Berechnungen und andere Operationen ausführt, die mit dem Rendern eines Frames auf einer Anzeige verbunden sind. In mindestens einer Ausführungsform ist die GPU 3992 so konfiguriert, dass sie Operationen ausführt, die nichts mit Grafik zu tun haben. In mindestens einer Ausführungsform ist die GPU 3992 so konfiguriert, dass sie sowohl grafikbezogene als auch grafikfremde Operationen ausführt. In mindestens einer Ausführungsform kann die GPU 3992 so konfiguriert sein, dass sie Geräte-Code ausführt, der in dem HIP-Quellcode 3930 enthalten ist.
In mindestens einer Ausführungsform umfasst die GPU 3992, ohne Beschränkung darauf, eine beliebige Anzahl von programmierbaren Verarbeitungseinheiten 4120, einen Befehlsprozessor 4110, einen L2-Cache 4122, Speichercontroller 4170, DMA-Engines 4180(1), Systemspeichercontroller 4182, DMA-Engines 4180(2) und GPU-Controller 4184. In mindestens einer Ausführungsform beinhaltet jede programmierbare Verarbeitungseinheit 4120, ohne Beschränkung darauf, einen Arbeitslastverwalter 4130 und eine beliebige Anzahl von Recheneinheiten 4140. In mindestens einer Ausführungsform liest der Befehlsprozessor 4110 Befehle aus einer oder mehreren Befehlswarteschlangen (nicht dargestellt) und verteilt die Befehle an Arbeitslastverwalter 4130. In mindestens einer Ausführungsform verteilt der zugehörige Arbeitslastverwalter 4130 für jede programmierbare Verarbeitungseinheit 4120 Arbeit an in der programmierbaren Verarbeitungseinheit 4120 enthaltene Recheneinheiten 4140. In mindestens einer Ausführungsform kann jede Recheneinheit 4140 eine beliebige Anzahl von Thread-Blöcken ausführen, aber jeder Thread-Block wird auf einer einzigen Recheneinheit 4140 ausgeführt. In mindestens einer Ausführungsform ist eine Arbeitsgruppe ein Thread-Block.
In mindestens einer Ausführungsform beinhaltet jede Recheneinheit 4140, ohne Beschränkung darauf, eine beliebige Anzahl von SIMD-Einheiten 4150 und einen gemeinsamen Speicher 4160. In mindestens einer Ausführungsform implementiert jede SIMD-Einheit 4150 eine SIMD-Architektur und ist zur parallelen Ausführung von Operationen konfiguriert. In mindestens einer Ausführungsform beinhaltet jede SIMD-Einheit 4150, ohne Beschränkung darauf, eine Vektor-ALU 4152 und eine Vektorregisterdatei 4154. In mindestens einer Ausführungsform führt jede SIMD-Einheit 4150 einen anderen Warp aus. In mindestens einer Ausführungsform ist ein Warp eine Gruppe von Threads (z.B. 16 Threads), wobei jeder Thread in dem Warp zu einem einzelnen Thread-Block gehört und so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage eines einzelnen Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform kann Prädikation verwendet werden, um einen oder mehrere Threads in einem Warp zu deaktivieren. In mindestens einer Ausführungsform ist eine Spur ein Thread. In mindestens einer Ausführungsform ist ein Arbeitselement bzw. Workitem ein Thread. In mindestens einer Ausführungsform ist eine Wellenfront ein Thread. In mindestens einer Ausführungsform können verschiedene Wellenfronten in einem Thread-Block miteinander synchronisieren und über den gemeinsam genutzten Speicher 4160 kommunizieren.
In mindestens einer Ausführungsform werden programmierbare Verarbeitungseinheiten 4120 als „Shader-Engines“ bezeichnet. In mindestens einer Ausführungsform umfasst jede programmierbare Verarbeitungseinheit 4120, ohne Beschränkung darauf, eine beliebige Menge an dedizierter Grafikhardware zusätzlich zu Recheneinheiten 4140. In mindestens einer Ausführungsform umfasst jede programmierbare Verarbeitungseinheit 4120, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich null) von Geometrieprozessoren, eine beliebige Anzahl (einschließlich null) von Rasterisierern, eine beliebige Anzahl (einschließlich null) von Render-Backends, einen Arbeitslastverwalter 4130 und eine beliebige Anzahl von Recheneinheiten 4140.
In mindestens einer Ausführungsform teilen sich die Recheneinheiten 4140 einen L2-Cache 4122. In mindestens einer Ausführungsform ist der L2-Cache 4122 partitioniert. In mindestens einer Ausführungsform ist ein GPU-Speicher 4190 für alle Recheneinheiten 4140 in der GPU 3992 zugänglich. In mindestens einer Ausführungsform erleichtern Speichercontroller 4170 und Systemspeichercontroller 4182 die Datenübertragung zwischen der GPU 3992 und einem Host, und ermöglichen die DMA-Engines 4180(1) asynchrone Speicherübertragungen zwischen der GPU 3992 und einem solchen Host. In mindestens einer Ausführungsform erleichtern Speichercontroller 4170 und GPU-Controller 4184 Datenübertragungen zwischen der GPU 3992 und anderen GPUs 3992, und ermöglichen DMA-Engines 4180(2) asynchrone Speicherübertragungen zwischen der GPU 3992 und anderen GPUs 3992.
In mindestens einer Ausführungsform beinhaltet die GPU 3992, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Systemverbindungen, die Daten- und Steuerübertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten, die intern oder extern zur GPU 3992 sein können, hinweg erleichtern. In mindestens einer Ausführungsform beinhaltet die GPU 3992, ohne Beschränkung darauf, eine beliebige Anzahl und Art von E/A-Schnittstellen (z.B. PCle), die mit einer beliebigen Anzahl und Art von Peripheriegeräten gekoppelt sind. In mindestens einer Ausführungsform kann die GPU 3992, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von Display-Engines und eine beliebige Anzahl (einschließlich Null) von Multimedia-Engines enthalten. In mindestens einer Ausführungsform implementiert die GPU 3992 ein Speicher-Subsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und eine beliebige Art von Speichercontrollern (z.B. Speichercontroller 4170 und Systemspeichercontroller 4182) und Speichervorrichtungen (z.B. gemeinsam genutzte Speicher 4160) umfasst, die einer Komponente zugeordnet oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die GPU 3992 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Cache 4122) umfasst, die jeweils für eine beliebige Anzahl von Komponenten (z.B. SIMD-Einheiten 4150, Recheneinheiten 4140 und programmierbare Verarbeitungseinheiten 4120) reserviert oder von diesen gemeinsam genutzt werden können.
42 veranschaulicht, wie Threads eines beispielhaften CUDA-Grids 4220 gemäß mindestens einer Ausführungsform auf verschiedene Recheneinheiten 4140 von 41 abgebildet werden. In mindestens einer Ausführungsform und nur zu Erläuterungszwecken hat das Raster 4220 eine Gittergröße bzw. GridSize von BX mal BY mal 1 und eine Blockgröße bzw. BlockSize von TX mal TY mal 1. In mindestens einer Ausführungsform umfasst das Raster 4220 daher, ohne Beschränkung darauf, (BX * BY) Thread-Blöcke 4230 und umfasst jeder Thread-Block 4230, ohne Beschränkung darauf, (TX * TY) Threads 4240. Die Threads 4240 sind in 42 als verschnörkelte Pfeile dargestellt.
In mindestens einer Ausführungsform wird das Raster 4220 auf die programmierbare Verarbeitungseinheit 4120(1) abgebildet, die, ohne Beschränkung darauf, die Recheneinheiten 4140(1)-4140(C) umfasst. In mindestens einer Ausführungsform und wie gezeigt werden (BJ * BY) Thread-Blöcke 4230 auf die Recheneinheit 4140(1) abgebildet, und werden die restlichen Thread-Blöcke 4230 auf die Recheneinheit 4140(2) abgebildet. In mindestens einer Ausführungsform kann jeder Thread-Block 4230, ohne Beschränkung darauf, eine beliebige Anzahl von Warps enthalten, und ist jeder Warp einer anderen SIMD-Einheit 4150 von 41 zugeordnet.
In mindestens einer Ausführungsform können Warps in einem gegebenen Thread-Block 4230 zusammen synchronisieren und über gemeinsam genutzten Speicher 4160 in der zugeordneten Recheneinheit 4140 kommunizieren. Zum Beispiel und in mindestens einer Ausführungsform können Warps in dem Thread-Block 4230(BJ,1) zusammen synchronisieren und über den gemeinsam genutzten Speicher 4160(1) kommunizieren. Zum Beispiel und in mindestens einer Ausführungsform können Warps in dem Thread-Block 4230(BJ+1,1) zusammen synchronisieren und über den gemeinsam genutzten Speicher 4160(2) kommunizieren.
43 veranschaulicht die Migration von bestehendem CUDA-Code zu Data Parallel C++-Code, gemäß mindestens einer Ausführungsform. Data Parallel C++ (DPC++) kann sich auf eine offene, auf Standards basierende Alternative zu proprietären Sprachen mit nur einer Architektur beziehen, die es Entwicklern ermöglicht, Code für verschiedene Hardwareziele (CPUs und Beschleuniger wie GPUs und FPGAs) wiederzuverwenden und auch eine benutzerdefinierte Abstimmung für einen bestimmten Beschleuniger vorzunehmen. DPC++ verwendet ähnliche und/oder identische C- und C++-Konstrukte in Übereinstimmung mit ISO C++, mit denen Entwickler vertraut sein dürften. DPC++ beinhaltet den Standard SYCL von The Khronos Group zur Unterstützung von Datenparallelität und heterogener Programmierung. SYCL bezieht sich auf eine plattformübergreifende Abstraktionsschicht, die auf den zugrundeliegenden Konzepten, der Portabilität und der Effizienz von OpenCL aufbaut und es ermöglicht, Code für heterogene Prozessoren in einem „Single-Source“-Stil mit Standard-C++ zu schreiben. SYCL kann eine Single-Source-Entwicklung ermöglichen, bei der C++-Vorlagenfunktionen sowohl Host- als auch Gerätecode enthalten können, um komplexe Algorithmen zu konstruieren, die die OpenCL-Beschleunigung nutzen, und diese dann in ihrem gesamten Quellcode für verschiedene Datentypen wiederverwenden.
In mindestens einer Ausführungsform wird ein DPC++-Compiler verwendet, um DPC++-Quellcode zu kompilieren, der auf verschiedenen Hardware-Zielen eingesetzt werden kann. In mindestens einer Ausführungsform wird ein DPC++-Compiler verwendet, um DPC++-Anwendungen zu erzeugen, die auf verschiedenen Hardwarezielen eingesetzt werden können, und kann ein DPC++-Kompatibilitätswerkzeug verwendet werden, um CUDA-Anwendungen in ein Multiplattformprogramm in DPC++ zu migrieren. In mindestens einer Ausführungsform umfasst ein DPC++-Basis-Toolkit einen DPC++-Compiler zum Einsatz von Anwendungen auf verschiedenen Hardwarezielen, eine DPC++-Bibliothek zur Steigerung der Produktivität und Leistung auf CPUs, GPUs und FPGAs, ein DPC++-Kompatibilitätstool zur Migration von CUDA-Anwendungen in Multiplattform-Anwendungen und eine beliebige geeignete Kombination davon.
In mindestens einer Ausführungsform wird ein DPC++-Programmiermodell verwendet, um einen oder mehrere Aspekte im Zusammenhang mit der Programmierung von CPUs und Beschleunigern zu vereinfachen, indem moderne C++-Funktionen verwendet werden, um Parallelität mit einer Programmiersprache namens Data Parallel C++ auszudrücken. Die DPC++-Programmiersprache kann zur Code-Wiederverwendung für Hosts (z.B. eine CPU) und Beschleuniger (z.B. eine GPU oder FPGA) unter Verwendung einer einzigen Quellsprache verwendet werden, wobei Ausführungs- und Speicherabhängigkeiten klar kommuniziert werden. Mappings innerhalb des DPC++-Codes können verwendet werden, um eine Anwendung auf einer Hardware oder einem Satz von Hardwaregeräten laufen zu lassen, die eine Arbeitslast am besten beschleunigen. Ein Host kann verfügbar sein, um die Entwicklung und das Debugging von Gerätecode zu vereinfachen, selbst auf Plattformen, die keinen Beschleuniger zur Verfügung haben.
In mindestens einer Ausführungsform wird der CUDA-Quellcode 4300 als Eingabe für ein DPC++-Kompatibilitätstool 4302 bereitgestellt, um menschenlesbares DPC++ 4304 zu erzeugen. In mindestens einer Ausführungsform enthält der für den Menschen lesbare DPC++ 4304 Inline-Kommentare, die vom DPC++-Kompatibilitätstool 4302 generiert werden und den Entwickler anleiten, wie und/oder wo er den DPC++-Code modifizieren muss, um die Codierung und Abstimmung auf die gewünschte Leistung 4306 abzuschließen und dadurch den DPC++-Quellcode 4308 zu erzeugen.
In mindestens einer Ausführungsform ist oder enthält der CUDA-Quellcode 4300 eine Sammlung von menschenlesbarem Quellcode in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist der CUDA-Quellcode 4300 ein von Menschen lesbarer Quellcode in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist eine CUDA-Programmiersprache eine Erweiterung der Programmiersprache C++, die ohne Einschränkung Mechanismen zur Definition von Gerätecode und zur Unterscheidung zwischen Gerätecode und Hostcode enthält. In mindestens einer Ausführungsform ist der Gerätecode ein Quellcode, der nach der Kompilierung auf einem Gerät (z.B. einer GPU oder einem FPGA) ausführbar ist und mehrere parallelisierbare Arbeitsabläufe bzw. Workflows enthalten kann, die auf einem oder mehreren Prozessorkernen eines Geräts ausgeführt werden können. In mindestens einer Ausführungsform kann ein Gerät ein Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist, z.B. eine CUDA-fähige GPU, GPU oder eine andere GPGPU usw. In mindestens einer Ausführungsform ist der Hostcode ein Quellcode, der nach der Kompilierung auf einem Host ausführbar ist. In mindestens einer Ausführungsform können ein Teil oder der gesamte Hostcode und Gerätecode parallel auf einer CPU und einer GPU/FPGA ausgeführt werden. In mindestens einer Ausführungsform ist ein Host ein Prozessor, der für die sequentielle Anweisungsverarbeitung optimiert ist, wie beispielsweise eine CPU. Der in Verbindung mit 43 beschriebene CUDA-Quellcode 4300 kann mit den an anderer Stelle in diesem Dokument beschriebenen Quellcodes übereinstimmen.
In mindestens einer Ausführungsform bezieht sich das DPC++-Kompatibilitätswerkzeug 4302 auf ein ausführbares Werkzeug, ein Programm, eine Anwendung oder eine andere geeignete Art von Werkzeug, das zur Erleichterung der Migration von CUDA-Quellcode 4300 zu DPC++-Quellcode 4308 verwendet wird. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätswerkzeug 4302 ein befehlszeilenbasiertes Code-Migrationswerkzeug, das als Teil eines DPC++-Toolkits verfügbar ist und zur Portierung bestehender CUDA-Quellen auf DPC++ verwendet wird. In mindestens einer Ausführungsform konvertiert das DPC++-Kompatibilitätswerkzeug 4302 einen Teil oder den gesamten Quellcode einer CUDA-Anwendung von CUDA nach DPC++ und erzeugt eine resultierende Datei, die zumindest teilweise in DPC++ geschrieben ist und als menschenlesbares DPC++ 4304 bezeichnet wird. In mindestens einer Ausführungsform enthält das menschenlesbare DPC++ 4304 Kommentare, die vom DPC++-Kompatibilitätswerkzeug 4302 erzeugt werden, um anzuzeigen, wo ein Benutzereingriff erforderlich sein kann. In mindestens einer Ausführungsform ist ein Benutzereingriff erforderlich, wenn der CUDA-Quellcode 4300 eine CUDA-API aufruft, für die es keine analoge DPC++-API gibt; andere Beispiele, bei denen ein Benutzereingriff erforderlich ist, werden später ausführlicher behandelt.
In mindestens einer Ausführungsform umfasst ein Arbeitsablauf zum Migrieren von CUDA-Quellcode 4300 (z.B. einer Anwendung oder eines Teils davon) das Erstellen einer oder mehrerer Kompilierungsdatenbankdateien; das Migrieren von CUDA zu DPC++ unter Verwendung eines DPC++-Kompatibilitätswerkzeugs 4302; das Abschließen der Migration und das Überprüfen der Korrektheit, wodurch DPC++-Quellcode 4308 erzeugt wird; und das Kompilieren von DPC++-Quellcode 4308 mit einem DPC++-Compiler zum Erzeugen einer DPC++-Anwendung. In mindestens einer Ausführungsform stellt ein Kompatibilitätswerkzeug ein Dienstprogramm bereit, das Befehle abfängt, die bei der Ausführung von Makefile verwendet werden, und sie in einer Kompilierungsdatenbankdatei speichert. In mindestens einer Ausführungsform wird eine Datei im JSON-Format gespeichert. In mindestens einer Ausführungsform wandelt ein abgefangener Befehl den Makefile-Befehl in einen DPC-Kompatibilitätsbefehl um.
In mindestens einer Ausführungsform ist intercept-build ein Hilfsskript, das einen Build-Prozess abfängt, um Kompilierungsoptionen, Makrodefinitionen und Include-Pfade zu erfassen, und diese Daten in eine Kompilierungsdatenbankdatei schreibt. In mindestens einer Ausführungsform handelt es sich bei der Kompilierungsdatenbankdatei um eine JSON-Datei. In mindestens einer Ausführungsform analysiert das DPC++-Kompatibilitätswerkzeug 4302 eine Kompilierungsdatenbank und wendet Optionen an, wenn Eingabequellen migriert werden. In mindestens einer Ausführungsform ist die Verwendung von intercept-build optional, wird aber für Make- oder CMake-basierte Umgebungen dringend empfohlen. In mindestens einer Ausführungsform enthält eine Migrationsdatenbank Befehle, Verzeichnisse und Dateien: Der Befehl kann die erforderlichen Kompilierungsflags enthalten; das Verzeichnis kann Pfade zu Header-Dateien enthalten; die Datei kann Pfade zu CUDA-Dateien enthalten.
In mindestens einer Ausführungsform migriert das DPC++-Kompatibilitätswerkzeug 4302 CUDA-Code (z.B. Anwendungen), der in CUDA geschrieben wurde, nach DPC++, indem es, wo immer möglich, DPC++ generiert. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätstool 4302 als Teil eines Toolkits erhältlich. In mindestens einer Ausführungsform umfasst ein DPC++-Toolkit ein Intercept-Build-Tool. In mindestens einer Ausführungsform erstellt ein Intercept-Build-Tool eine Kompilierungsdatenbank, die Kompilierungsbefehle zur Migration von CUDA-Dateien erfasst. In mindestens einer Ausführungsform wird eine von einem Intercept-Built-Werkzeug erzeugte Kompilierungsdatenbank vom DPC++-Kompatibilitätswerkzeug 4302 verwendet, um CUDA-Code nach DPC++ zu migrieren. In mindestens einer Ausführungsform werden Nicht-CUDA-C++-Code und -Dateien unverändert migriert. In mindestens einer Ausführungsform generiert das DPC++-Kompatibilitätstool 4302 menschenlesbaren DPC++ 4304, bei dem es sich um DPC++-Code handeln kann, der in der vom DPC++-Kompatibilitätstool 4302 generierten Form nicht vom DPC++-Compiler kompiliert werden kann und zusätzliches Ausloten erfordert, um Teile des Codes, die nicht korrekt migriert wurden, zu verifizieren, und der manuelle Eingriffe, beispielsweise durch einen Entwickler, erfordern kann. In mindestens einer Ausführungsform bietet das DPC++-Kompatibilitätstool 4302 in den Code eingebettete Hinweise oder Werkzeuge, die dem Entwickler helfen, zusätzlichen Code, der nicht automatisch migriert werden konnte, manuell zu migrieren. In mindestens einer Ausführungsform ist die Migration ein einmaliger Vorgang für eine Quelldatei, ein Projekt oder eine Anwendung.
In mindestens einer Ausführungsform ist das DPC++ Kompatibilitätswerkzeug 4302 in der Lage, alle Teile des CUDA-Codes erfolgreich nach DPC++ zu migrieren, und es kann lediglich ein optionaler Schritt zur manuellen Überprüfung und Abstimmung der Leistung des erzeugten DPC++ Quellcodes erfolgen. In mindestens einer Ausführungsform erzeugt das DPC++-Kompatibilitätswerkzeug 4302 direkt DPC++-Quellcode 4308, der von einem DPC++-Compiler kompiliert wird, ohne dass ein menschliches Eingreifen erforderlich ist oder genutzt wird, um den vom DPC++-Kompatibilitätswerkzeug 4302 erzeugten DPC++-Code zu ändern. In mindestens einer Ausführungsform erzeugt das DPC++-Kompatibilitätswerkzeug kompilierbaren DPC++-Code, der optional von einem Entwickler auf Leistung, Lesbarkeit, Wartbarkeit, andere verschiedene Überlegungen oder eine beliebige Kombination davon abgestimmt werden kann.
In mindestens einer Ausführungsform werden eine oder mehrere CUDA-Quelldateien zumindest teilweise mit dem DPC++-Kompatibilitätswerkzeug 4302 in DPC++-Quelldateien migriert. In mindestens einer Ausführungsform enthält der CUDA-Quellcode eine oder mehrere Header-Dateien, die auch CUDA-Header-Dateien enthalten können. In mindestens einer Ausführungsform enthält eine CUDA-Quelldatei eine <cuda.h>-Header-Datei und eine <stdio.h>-Header-Datei, die zum Drucken von Text verwendet werden kann. In mindestens einer Ausführungsform kann ein Teil einer Vektoradditionskern-CUDA-Quelldatei geschrieben werden als oder mit Bezug zu:

      #include <cuda.h>
      #include <stdio.h>
      #define VECTOR_SIZE 256 

      [] global_ void VectorAddKernel(float* A, float* B, float* C)
      { 

       A[threadldx.x] = threadldx.x + 1.0f;
       B[threadldx.x] = threadldx.x + 1.0f;
       C[threadldx.x] = A[threadldx.x] + B[threadldx.x];

      }
      int main()
      {
      float *d_A, *d_B, *d_C; 

       cudaMalloc(& d_A, VECTOR_SIZE*sizeof(float));
       cudaMalloc(& d_B, VECTOR_SIZE*sizeof(float));
       cudaMalloc(& d_C, VECTOR_SIZE*sizeof(float));
       VectorAddKernel<<<1 , VECTOR_SIZE>> >(d_A, d_B, d_C);
       float Result[VECTOR_SIZE] = { };
       cudaMemcpy(Result, d_C, VECTOR_SIZE*sizeof(float),
      cudaMemcpyDeviceToHost);


       cudaFree(d_A);
       cudaFree(d_B);
       cudaFree(d_C);
       for (int i=0; i<VECTOR_SIZE; i++ {
        wenn (i % 16 == 0) {
          printf("\n");
        }
        printf("%f", Result[i]);
       }


       Return 0;
      }

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei analysiert das DPC++-Kompatibilitätswerkzeug 4302 einen CUDA-Quellcode und ersetzt die Header-Dateien durch geeignete DPC++- und SYCL-Header-Dateien. In mindestens einer Ausführungsform enthalten die DPC++-Header-Dateien Hilfsdeklarationen. In CUDA gibt es das Konzept einer Thread-ID, und dementsprechend gibt es in DPC++ oder SYCL für jedes Element einen lokalen Bezeichner.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei gibt es zwei Vektoren A und B, die initialisiert werden, und wird ein Vektoradditionsergebnis als Teil von VectorAddKernel() in den Vektor C gestellt. In mindestens einer Ausführungsform konvertiert das DPC++-Kompatibilitätswerkzeug 4302 CUDA-Thread-IDs, die zur Indexierung von Arbeitselementen verwendet werden, in eine SYCL-Standardadressierung für Arbeitselemente über eine lokale ID als Teil der Migration von CUDA-Code in DPC++-Code. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätswerkzeug 4302 erzeugte DPC++-Code optimiert werden, z.B. durch Verringerung der Dimensionalität eines nd_item, wodurch die Speicher- und/oder Prozessorauslastung erhöht wird.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei wird die Speicherzuweisung migriert. In mindestens einer Ausführungsform wird cudaMalloc() zu einem einheitlichen SYCL-Aufruf malloc_device() mit gemeinsamem Speicher migriert, dem ein Gerät und ein Kontext übergeben wird, wobei SYCL-Konzepte wie Plattform, Gerät, Kontext und Warteschlange verwendet werden. In mindestens einer Ausführungsform kann eine SYCL-Plattform mehrere Geräte haben (z.B. Host- und GPU-Geräte); kann ein Gerät mehrere Warteschlangen haben, an die Aufträge übermittelt werden können; kann jedes Gerät einen Kontext haben; und kann ein Kontext mehrere Geräte haben und gemeinsam genutzte Speicherobjekte verwalten.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei ruft eine main()-Funktion VectorAddKernel() auf, um zwei Vektoren A und B zu addieren und das Ergebnis in Vektor C zu speichern. In mindestens einer Ausführungsform wird der CUDA-Code zum Aufrufen von VectorAddKernel() durch DPC++-Code ersetzt, um einen Kernel zur Ausführung an eine Befehlswarteschlange zu übergeben. In mindestens einer Ausführungsform übergibt ein Befehlsgruppen-Handler cgh Daten, Synchronisierung und Berechnungen, die an die Warteschlange übermittelt werden, wird parallel_for für eine Anzahl globaler Elemente und eine Anzahl von Arbeitselementen in dieser Arbeitsgruppe aufgerufen, in der VectorAdd-Kernel() aufgerufen wird.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei werden CUDA-Aufrufe zum Kopieren von Gerätespeicher und zum anschließenden Freigeben von Speicher für die Vektoren A, B und C in entsprechende DPC++-Aufrufe migriert. In mindestens einer Ausführungsform wird der C++-Code (z.B. der Standard-ISO-C++-Code zum Drucken eines Vektors von Gleitkommavariablen) unverändert migriert, ohne vom DPC++-Kompatibilitätswerkzeug 4302 geändert zu werden. In mindestens einer Ausführungsform modifiziert das DPC++-Kompatibilitätswerkzeug 4302 die CUDA-APIs für die Speichereinrichtung und/oder Host-Aufrufe, um den Kernel auf dem Beschleunigungsgerät auszuführen. In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei wird ein entsprechendes, für den Menschen lesbares DPC++ 4304 (das z.B. kompiliert werden kann) geschrieben als oder mit Bezug zu:

      #include <CL/sycl.hpp>
      #include <dpct/dpct.hpp>
      #define VECTOR_SIZE 256
      void VectorAddKernel(float* A, float* B, float* C,
                   sycl::nd_item<3> item_ct1)
      {
       A[item_ct1.get_local_id(2)] = item_ct1.get_local_id(2) + 1.0f;
       B[item_ct1 .get_local_id(2)] = item_ct1.get_local_id(2) + 1.0f;
       C[item_ct1 .get_local_id(2)] =
        A[item_ct1.get_local_id(2)] + B[item_ct1.get_local_id(2)]; 
      }
      int main() 
      {
       Float *d_A, *d_B, *d_C;
       d_A = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
                                dpct::get_current_device(),
                                dpct::get_default_context());
       d_B = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
                                dpct::get_current_device(),
                                dpct::get_default_context());
       d_C = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
                                dpct::get_current_device(),
                                dpct::get_default_context());
       dpct::get_default_queue_wait().submit([&](sycl::handler & cgh) {
        cgh.parallel_for(
         sycl::nd_range<3>(sycl::range<3>(1, 1, 1) *
                     sycl::range<3>(1, 1, VECTOR_SIZE) *
                     sycl::range<3>(1, 1, VECTOR_SIZE)),
            [=](sycl::nd_items<3> item_ct1) {
          VectorAddKernel(d_A, d_B, d_C, item_ct1);
         });
       });
       float Result [VECTOR_SIZE] = {};
       dpct::get_default_queue_wait()
          . memcpy(Result, d_C, VECTOR_SIZE * sizeof(float))
          . wait();
       sycl::free(d_A, dpct::get_default_context());
       sycl::free(d_B, dpct::get_default_context());
       sycl::free(d_C, dpct::get_default_context()); 

       for (int i=0; i<VECTOR_SIZE; i++ {
        if (i % 16 == 0) { 

          printf("\n");
        }
        printf("%f ", Result [i]);
       }

       return 0; 
      }

In mindestens einer Ausführungsform bezieht sich das für den Menschen lesbare DPC++ 4304 auf die vom DPC++-Kompatibilitätswerkzeug 4302 erzeugte Ausgabe und kann auf die eine oder andere Weise optimiert werden. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätstool 4302 erzeugte, für den Menschen lesbare DPC++ 4304 von einem Entwickler nach der Migration manuell bearbeitet werden, um ihn wartbarer zu machen, die Leistung zu verbessern oder andere Aspekte zu berücksichtigen. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätstool 43002 erzeugte DPC++-Code, wie z.B. DPC++ disclosed, durch Entfernen der wiederholten Aufrufe von get_current_device() und/oder get_default_context() für jeden malloc_device()-Aufruf optimiert werden. In mindestens einer Ausführungsform verwendet der oben erzeugte DPC++-Code einen dreidimensionalen nd_range, der so umgestaltet werden kann, dass er nur eine einzige Dimension verwendet, wodurch die Speichernutzung reduziert wird. In mindestens einer Ausführungsform kann ein Entwickler den vom DPC++-Kompatibilitätstool 4302 erzeugten DPC++-Code manuell bearbeiten und die Verwendung von gemeinsam genutztem Speicher durch Accessoren ersetzen. In mindestens einer Ausführungsform verfügt das DPC++-Kompatibilitätswerkzeug 4302 über eine Option zum Ändern der Art und Weise, wie es CUDA-Code in DPC++-Code migriert. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätswerkzeug 4302 sehr ausführlich, da es eine allgemeine Vorlage für die Migration von CUDA-Code in DPC++-Code verwendet, die für eine große Anzahl von Fällen funktioniert.

In mindestens einer Ausführungsform umfasst ein Arbeitsablauf für die Migration von CUDA zu DPC++ folgende Schritte: Vorbereitung der Migration mithilfe des Intercept-Build-Skripts; Durchführung der Migration von CUDA-Projekten zu DPC++ mithilfe des DPC++-Kompatibilitätswerkzeugs 4302; manuelle Überprüfung und Bearbeitung der migrierten Quelldateien auf Vollständigkeit und Korrektheit; und Kompilierung des endgültigen DPC++-Codes zur Erzeugung einer DPC++-Anwendung. In mindestens einer Ausführungsform kann eine manuelle Überprüfung des DPC++-Quellcodes in einem oder mehreren Szenarien erforderlich sein, einschließlich, aber nicht beschränkt auf: migrierte API gibt keinen Fehlercode zurück (CUDA-Code kann einen Fehlercode zurückgeben, der dann von der Anwendung verwendet werden kann, aber SYCL verwendet Ausnahmen, um Fehler zu melden, und verwendet daher keine Fehlercodes, um Fehler aufzudecken); CUDA-Compute-Capability-abhängige Logik wird von DPC++ nicht unterstützt; Anweisung konnte nicht entfernt werden. In mindestens einer Ausführungsform können Szenarien, in denen DPC++-Code ein manuelles Eingreifen erfordert, ohne Einschränkung Folgendes umfassen: Ersetzen der Fehlercodelogik durch (*,0)-Code oder Auskommentieren; keine äquivalente DPC++-API verfügbar; CUDA-Compute-Capability-abhängige Logik; hardwareabhängige API (clock()); fehlende Funktionen, nicht unterstützte API; Logik zur Messung der Ausführungszeit; Umgang mit eingebauten Vektortypkonflikten; Migration der cuBLAS-API; und mehr.

Andere Variationen sind im Sinne der Erfindung. Während die offenbarten Techniken verschiedenen Modifikationen und alternativen Konstruktionen zugänglich sind, sind bestimmte dargestellte Ausführungsformen derselben in Zeichnungen gezeigt und wurden vorstehend im Detail beschrieben. Es versteht sich jedoch, dass nicht beabsichtigt ist, die Erfindung auf eine bestimmte Form oder bestimmte Formen zu beschränken, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Gedanken und den Frame der Erfindung fallen, wie er in den beigefügten Ansprüchen definiert ist.

Die Verwendung der Begriffe „ein“ und „eine“ und „der“ und ähnlicher Bezeichnungen im Kontext der Beschreibung offenbarter Ausführungsformen (insbesondere im Kontext der nachfolgenden Ansprüche) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern hierin nicht anders angegeben oder durch Kontext eindeutig widerlegt, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „mit“, „beinhaltend“ und „enthaltend“ sind, sofern nicht anders angegeben, als nicht abschließende Begriffe (d.h. „einschließlich, aber nicht beschränkt auf“) zu verstehen. Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, als teilweise oder ganz in einem Bauteil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Wiedergabe von Wertebereichen ist lediglich als ein verkürzendes Verfahren des individuellen Bezugnehmens auf jeden einzelnen Wert, der in den Bereich fällt, beabsichtigt, sofern hierin nichts anderes angegeben ist, und jeder einzelne Wert ist in die Spezifikation aufgenommen, als wäre er hierin einzeln aufgeführt. Die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Gegenständen“) oder „Teilmenge“ ist, sofern nicht anders angegeben oder durch Kontext widerlegt, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Sofern außerdem nicht anders vermerkt oder durch Kontext widerlegt, bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge nicht notwendigerweise eine echte Teilmenge der entsprechenden Menge, sondern Teilmenge und entsprechende Menge können gleich sein.

Konjunktive Sprache, wie z.B. Phrasen der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, wird, sofern nicht ausdrücklich anders angegeben oder anderweitig eindeutig durch Kontext widersprochen ist, im Allgemeinen so verstanden, dass damit ausgedrückt wird, dass ein Element, ein Begriff usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z.B. in dem veranschaulichenden Beispiel einer Menge mit drei Elementen die konjunktiven Ausdrücke „mindestens eines von A, B und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Eine solche konjunktivische Sprache soll also nicht generell bedeuten, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Darüber hinaus, sofern nicht anders angegeben oder durch Kontext widerlegt, zeigt der Begriff „Mehrzahl“ einen Zustand an, in dem er plural ist (z.B. „eine Mehrzahl von Elementen“ zeigt mehrere Elemente an). Die Anzahl der Elemente in einer Mehrzahl ist mindestens zwei, kann aber mehr sein, wenn dies entweder explizit oder durch Kontext angegeben wird. Sofern nicht anders angegeben oder aus Kontext ersichtlich ist, bedeutet „basierend auf“ „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.

Operationen hierin beschriebener Prozesse können in jeder geeigneten Reihenfolge ausgeführt werden, sofern hierin nicht anders angegeben oder durch den Kontext eindeutig widerlegt ist. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen derselben) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht-transitorisches computerlesbares Speichermedium, das transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht-transitorische Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb der Transceiver von transitorischen Signalen enthält. In mindestens einer Ausführungsform ist der Code (z.B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht-transitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen (oder ein anderer Speicher zum Speichern von ausführbaren Anweisungen) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d.h. als Ergebnis der Ausführung), das Computersystem veranlassen, hierin beschriebene Operationen durchzuführen. In mindestens einer Ausführungsform umfasst der Satz nicht-transitorischer computerlesbarer Speichermedien mehrere nicht-transitorische computerlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien der mehreren nicht-transitorischen computerlesbaren Speichermedien fehlt der gesamte Code, während die mehreren nicht-transitorischen computerlesbaren Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Befehle und führt eine zentrale Verarbeitungseinheit („CPU“) einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform haben verschiedene Komponenten eines Computersystems separate Prozessoren und verschiedene Prozessoren führen verschiedene Teilmengen von Anweisungen aus.

Demgemäß sind in mindestens einer Ausführungsform Computersysteme dazu konfiguriert, einen oder mehrere Dienste zu implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Prozesse durchführen, und sind solche Computersysteme mit anwendbarer Hardware und/oder Software konfiguriert, die die Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der Erfindung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und eine einzelne Vorrichtung nicht alle Operationen durchführt.

Zumindest eine Ausführungsform der Erfindung kann im Hinblick auf die nachstehenden Bestimmungen beschrieben werden:

1. System, umfassend:
- zumindest einen Prozessor;
- zumindest einen Speicher mit Anweisungen, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest:
  - einen Satz von Lichtern aus einer Vielzahl von Lichtern, die einer virtuellen Szene zugeordnet sind, auszuwählen, wobei der Satz von Lichtern zumindest teilweise auf der Grundlage eines ersten einen Zufallsfaktors oder erster mehrerer Zufallsfaktoren ausgewählt wird;
  - zumindest teilweise auf der Grundlage eines zweiten einen Zufallsfaktors oder zweiter mehrerer Zufallsfaktoren eine Teilmenge von Lichtern aus dem Satz von Lichtern auszuwählen, wobei die Teilmenge von Lichtern zum Erzeugen eines Frames von Grafiken zu verwenden ist, wobei die Teilmenge von Lichtern so ausgewählt wird, dass Daten, die die Teilmenge angeben, eine Gesamtgröße haben, die geringer ist als Speicher, der als in einem Prozessor-Cache verfügbar vorhergesagt wird; und
  - ein Pixel des Frames von Grafiken zumindest teilweise auf der Grundlage der Teilmenge von Lichtern zu rendern.
2. System nach Anspruch 1, wobei der zumindest eine Speicher ferner Anweisungen enthält, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest:
- einen zusätzlichen Satz von Lichtern auszuwählen, die zur Erzeugung eines zusätzlichen Frames von Grafiken zu verwenden sind, wobei der zusätzliche Satz von Lichtern aus der Vielzahl von Lichtern ausgewählt wird, die der virtuellen Szene zugeordnet sind.
3. System nach Anspruch 1 oder 2, wobei der zumindest eine Speicher ferner Anweisungen enthält, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest:
- ein zweites Pixel des Frames von Grafiken unter Verwendung einer zweiten Teilmenge von Lichtern, die aus dem Satz von Lichtern ausgewählt wurden, zu rendern.
4. System nach einem der vorangehenden Ansprüche, wobei das Pixel eines einer Vielzahl von Pixeln in einer ersten Kachel des Frames von Grafiken ist, und wobei Pixel in einer zweiten Kachel unter Verwendung einer anderen Teilmenge von Lichtern gerendert werden.
5. System nach einem der vorangehenden Ansprüche, wobei der zumindest eine Speicher ferner Anweisungen enthält, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest:
- eine Vielzahl von Kacheln des Frames von Grafiken unter Verwendung der Teilmenge von Lichtern zu rendern, wobei die Vielzahl von Kacheln in dem Frame von Grafiken nicht zusammenhängend ist und die Vielzahl von Kacheln nacheinander gerendert wird, um das Residentsein der Teilmenge von Lichtern in dem Prozessor-Cache zu erhalten.
6. System nach einem der vorangehenden Ansprüche, wobei der zumindest eine Speicher ferner Anweisungen enthält, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest:
- ein oder mehrere Lichter aus der Teilmenge von Lichtern in eine zusätzliche Teilmenge von Lichtern zu mischen; und
die zusätzliche Teilmenge von Lichtern zu verwenden, um ein zusätzliches Pixel des Frames von Grafiken zu rendern.
7. System nach einem der vorangehenden Ansprüche, wobei die Teilmenge von Lichtern so ausgewählt wird, dass sie eine Gesamtgröße aufweist, die geringer ist als eine Menge an Prozessor-Cache-Speicher, die während des Renderns des Frames von Grafiken verfügbar ist.
8. System nach einem der vorangehenden Ansprüche, wobei der erste eine Zufallsfaktor oder die ersten mehreren Zufallsfaktoren so gewichtet sind, dass die Auswahl von Lichtern zumindest teilweise auf der Grundlage der Intensität eines ausgewählten Lichts favorisiert wird.
9. Verfahren, umfassend:
- Auswählen eines Satzes von Lichtern aus einer Vielzahl von Lichtern, die einer virtuellen Szene zugeordnet sind, zumindest teilweise auf der Grundlage eines ersten Zufallsfaktors oder erster mehrerer Zufallsfaktoren;
- Erzeugen eines Frames von Grafiken unter Verwendung von Lichtern aus dem Satz von Lichtern, durch zumindest:
  - Auswählen einer Teilmenge von Lichtern aus dem Satz von Lichtern zumindest teilweise auf der Grundlage eines zweiten Zufallsfaktors oder zweiter mehrerer Zufallsfaktoren; und
  - Rendern eines Pixels des Frames von Grafiken zumindest teilweise auf der Grundlage der Teilmenge von Lichtern.
10. Verfahren nach Anspruch 9, ferner umfassend:
- Erzeugen eines zusätzlichen Frames von Grafiken unter Verwendung eines zusätzlichen Satzes von Lichtern, wobei der zusätzliche Satz von Lichtern aus der Vielzahl von Lichtern ausgewählt wird, die der virtuellen Szene zugeordnet sind.
11. Verfahren nach Anspruch 9 oder 10, ferner umfassend:
- Rendern eines zweiten Pixels des Frames von Grafiken unter Verwendung einer zweiten Teilmenge von Lichtern, die aus dem Satz von Lichtern ausgewählt wurden.
12. Verfahren nach einem der Ansprüche 9 bis 11, ferner umfassend:
- Rendern von Pixeln in verschiedenen Kacheln des Frames von Grafiken unter Verwendung einer anderen Teilmenge von Lichtern.
13. Verfahren nach einem der Ansprüche 9 bis 12, ferner umfassend:
- Rendern einer Vielzahl von Kacheln des Frames von Grafiken unter Verwendung der Teilmenge von Lichtern, wobei die Vielzahl von Kacheln in dem Frame von Grafiken nicht zusammenhängend sind und nacheinander gerendert werden.
14. Verfahren nach einem der Ansprüche 9 bis 13, ferner umfassend:
- Auswählen der Teilmenge von Lichtern so, dass deren Größe geringer ist als die Größe eines Prozessor-Caches.
15. Verfahren nach einem der Ansprüche 9 bis 14, ferner umfassend:
- Erzeugen einer zusätzlichen Teilmenge von Lichtern zumindest teilweise auf der Grundlage eines zufälligen Auswählens zumindest eines Teils der Teilmenge von Lichtern zur Aufnahme in die zusätzliche Teilmenge von Lichtern; und
- Erzeugen einer zusätzlichen Kachel des Frames von Grafiken unter Verwendung der zusätzlichen Teilmenge von Lichtern.
16. Verfahren nach einem der Ansprüche 9 bis 15, ferner umfassend:
- Erzeugen einer zusätzlichen Teilmenge von Lichtern durch zumindest Ersetzen eines Teils der Teilmenge von Lichtern durch ein oder mehrere zusätzliche Lichter, die aus dem Satz von Lichtern ausgewählt wurden.
17. Nicht-transitorisches, computerlesbares Speichermedium, umfassend Anweisungen, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor einer Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest:
- einen Satz von Lichtern aus Lichtern auszuwählen, die einer virtuellen Szene zugeordnet sind, wobei der Satz von Lichtern zumindest teilweise zufällig ausgewählt wird, wobei ein Frame von Grafiken zumindest teilweise auf der Grundlage des Satzes von Lichtern zu rendern ist; und
- einen Teil des Frames von Grafiken unter Verwendung einer Teilmenge von Lichtern aus dem Satz von Lichtern zu erzeugen, wobei die Teilmenge von Lichtern zumindest teilweise zufällig aus dem Satz von Lichtern ausgewählt wird, wobei ein Pixel des Teils des Frames von Grafiken zumindest teilweise auf der Grundlage der Teilmenge von Lichtern gerendert wird.
18. Nicht-transitorisches computerlesbares Speichermedium nach Anspruch 17, ferner Anweisungen umfassend, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor der Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest:
- einen zusätzlichen Frame von Grafiken unter Verwendung eines zusätzlichen Satzes von Lichtern zu erzeugen, wobei der zusätzliche Satz von Lichtern aus den Lichtern ausgewählt wird, die der virtuellen Szene zugeordnet sind.
19. Nicht-transitorisches computerlesbares Speichermedium nach Anspruch 17 oder 18, ferner umfassend Anweisungen, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor der Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest:
- Pixel in verschiedenen Teilen des Frames von Grafiken unter Verwendung einer anderen Teilmenge von Lichtern zu rendern.
20. Nicht-transitorisches computerlesbares Speichermedium nach einem der Ansprüche 17 bis 19, umfassend ferner Anweisungen, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor der Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest:
- eine Vielzahl von Teilen des Frames von Grafiken unter Verwendung der Teilmenge von Lichtern zu rendern, wobei die Vielzahl von Teilen nacheinander gerendert werden.
21. Nicht-transitorisches computerlesbares Speichermedium nach einem der Ansprüche 17 bis 20, umfassend ferner Anweisungen, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor der Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest:
- eine zusätzliche Teilmenge von Lichtern auf zumindest teilweise der Grundlage eines Auswählens eines oder mehrerer Lichter aus der Teilmenge von Lichtern zu erzeugen.
22. Nicht-transitorisches computerlesbares Speichermedium nach einem der Ansprüche 17 bis 21, wobei eine Mehrzahl von Lichtern in der Teilmenge von Lichtern während des Renderns eines oder mehrerer Teile des Frames von Grafiken in einem Prozessor-Cache resident bleibt.
23. Nicht-transitorisches computerlesbares Speichermedium nach einem der Ansprüche 17 bis 22, wobei der Satz von Lichtern und die Teilmenge von Lichtern zumindest teilweise auf der Grundlage der Intensität eines ausgewählten Lichts und/oder der Entfernung zu dem ausgewählten Licht ausgewählt werden.

Die Verwendung von Beispielen oder beispielhaften Ausdrücken (z.B. „wie beispielsweise“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Offenbarung und stellt keine Einschränkung des Umfangs der Offenbarung dar, sofern nicht anders angegeben. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Praxis der Offenbarung angesehen wird.

Alle hierin zitierten Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, werden hiermit durch Verweis in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Verweis einbezogen angegeben wäre und hierin in ihrer Gesamtheit wiedergegeben würde.

In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie ihre Ableitungen verwendet werden. Es ist zu verstehen, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander zusammenarbeiten oder interagieren.

Sofern nicht ausdrücklich anders angegeben, beziehen sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ o. ä. in der gesamten Spezifikation auf Aktionen und/oder Prozesse eines Computers oder eines Computersystems oder eines ähnlichen elektronischen Rechengeräts, die Daten, die als physikalische, z.B. elektronische, Größen in den Registern und/oder Speichern des Computersystems dargestellt werden, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen Informationsspeicher-, Übertragungs- oder Anzeigegeräten des Computersystems dargestellt werden.

In ähnlicher Weise kann sich der Begriff „Prozessor“ auf ein Gerät oder einen Teil eines Geräts beziehen, das elektronische Daten aus Registern und/oder einem Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder einem Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Der hierin verwendete Begriff „Software“-Prozesse kann z.B. Software- und/oder Hardware-Einheiten umfassen, die im Laufe der Zeit Arbeit verrichten, wie z.B. Aufgaben, Threads und intelligente Agenten. Jeder Prozess kann sich auch auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Methode“ werden hierin insofern synonym verwendet, als ein System eine oder mehrere Methoden umfassen kann und Methoden als System betrachtet werden können.

Im vorliegenden Dokument kann auf das Beschaffen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens analoger und digitaler Daten kann auf verschiedene Weise erfolgen, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens analoger oder digitaler Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.

Obwohl die obige Diskussion Beispielimplementierungen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen in den Anwendungsbereich dieser Offenlegung fallen. Darüber hinaus können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden, auch wenn oben zu Diskussionszwecken eine bestimmte Verteilung der Verantwortlichkeiten definiert wurde.

Auch wenn der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, versteht sich ferner, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden die spezifischen Merkmale und Handlungen als beispielhafte Formen der Umsetzung der Ansprüche offenbart.

Claims

System, umfassend: zumindest einen Prozessor; zumindest einen Speicher mit Anweisungen, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest: einen Satz von Lichtern aus einer Vielzahl von Lichtern, die einer virtuellen Szene zugeordnet sind, auszuwählen, wobei der Satz von Lichtern zumindest teilweise auf der Grundlage eines ersten einen Zufallsfaktors oder erster mehrerer Zufallsfaktoren ausgewählt wird; zumindest teilweise auf der Grundlage eines zweiten einen Zufallsfaktors oder zweiter mehrerer Zufallsfaktoren eine Teilmenge von Lichtern aus dem Satz von Lichtern auszuwählen, wobei die Teilmenge von Lichtern zum Erzeugen eines Frames von Grafiken zu verwenden ist, wobei die Teilmenge von Lichtern so ausgewählt wird, dass Daten, die die Teilmenge angeben, eine Gesamtgröße haben, die geringer ist als Speicher, der als in einem Prozessor-Cache verfügbar vorhergesagt wird; und ein Pixel des Frames von Grafiken zumindest teilweise auf der Grundlage der Teilmenge von Lichtern zu rendern.
System nach Anspruch 1, wobei der zumindest eine Speicher ferner Anweisungen enthält, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest: einen zusätzlichen Satz von Lichtern auszuwählen, die zur Erzeugung eines zusätzlichen Frames von Grafiken zu verwenden sind, wobei der zusätzliche Satz von Lichtern aus der Vielzahl von Lichtern ausgewählt wird, die der virtuellen Szene zugeordnet sind.
System nach Anspruch 1 oder 2, wobei der zumindest eine Speicher ferner Anweisungen enthält, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest: ein zweites Pixel des Frames von Grafiken unter Verwendung einer zweiten Teilmenge von Lichtern, die aus dem Satz von Lichtern ausgewählt wurden, zu rendern.
System nach einem der vorangehenden Ansprüche, wobei das Pixel eines einer Vielzahl von Pixeln in einer ersten Kachel des Frames von Grafiken ist, und wobei Pixel in einer zweiten Kachel unter Verwendung einer anderen Teilmenge von Lichtern gerendert werden.
System nach einem der vorangehenden Ansprüche, wobei der zumindest eine Speicher ferner Anweisungen enthält, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest: eine Vielzahl von Kacheln des Frames von Grafiken unter Verwendung der Teilmenge von Lichtern zu rendern, wobei die Vielzahl von Kacheln in dem Frame von Grafiken nicht zusammenhängend ist und die Vielzahl von Kacheln nacheinander gerendert wird, um das Residentsein der Teilmenge von Lichtern in dem Prozessor-Cache zu erhalten.
System nach einem der vorangehenden Ansprüche, wobei der zumindest eine Speicher ferner Anweisungen enthält, die im Ansprechen auf die Ausführung durch den zumindest einen Prozessor das System veranlassen, zumindest: ein oder mehrere Lichter aus der Teilmenge von Lichtern in eine zusätzliche Teilmenge von Lichtern zu mischen; und die zusätzliche Teilmenge von Lichtern zu verwenden, um ein zusätzliches Pixel des Frames von Grafiken zu rendern.
System nach einem der vorangehenden Ansprüche, wobei die Teilmenge von Lichtern so ausgewählt wird, dass sie eine Gesamtgröße aufweist, die geringer ist als eine Menge an Prozessor-Cache-Speicher, die während des Renderns des Frames von Grafiken verfügbar ist.
System nach einem der vorangehenden Ansprüche, wobei der erste eine Zufallsfaktor oder die ersten mehreren Zufallsfaktoren so gewichtet sind, dass die Auswahl von Lichtern zumindest teilweise auf der Grundlage der Intensität eines ausgewählten Lichts favorisiert wird.
Verfahren, umfassend: Auswählen eines Satzes von Lichtern aus einer Vielzahl von Lichtern, die einer virtuellen Szene zugeordnet sind, zumindest teilweise auf der Grundlage eines ersten Zufallsfaktors oder erster mehrerer Zufallsfaktoren; Erzeugen eines Frames von Grafiken unter Verwendung von Lichtern aus dem Satz von Lichtern, durch zumindest: Auswählen einer Teilmenge von Lichtern aus dem Satz von Lichtern zumindest teilweise auf der Grundlage eines zweiten Zufallsfaktors oder zweiter mehrerer Zufallsfaktoren; und Rendern eines Pixels des Frames von Grafiken zumindest teilweise auf der Grundlage der Teilmenge von Lichtern.
Verfahren nach Anspruch 9, ferner umfassend: Erzeugen eines zusätzlichen Frames von Grafiken unter Verwendung eines zusätzlichen Satzes von Lichtern, wobei der zusätzliche Satz von Lichtern aus der Vielzahl von Lichtern ausgewählt wird, die der virtuellen Szene zugeordnet sind.
Verfahren nach Anspruch 9 oder 10, ferner umfassend: Rendern eines zweiten Pixels des Frames von Grafiken unter Verwendung einer zweiten Teilmenge von Lichtern, die aus dem Satz von Lichtern ausgewählt wurden.
Verfahren nach einem der Ansprüche 9 bis 11, ferner umfassend: Rendern von Pixeln in verschiedenen Kacheln des Frames von Grafiken unter Verwendung einer anderen Teilmenge von Lichtern.
Verfahren nach einem der Ansprüche 9 bis 12, ferner umfassend: Rendern einer Vielzahl von Kacheln des Frames von Grafiken unter Verwendung der Teilmenge von Lichtern, wobei die Vielzahl von Kacheln in dem Frame von Grafiken nicht zusammenhängend sind und nacheinander gerendert werden.
Verfahren nach einem der Ansprüche 9 bis 13, ferner umfassend: Auswählen der Teilmenge von Lichtern so, dass deren Größe geringer ist als die Größe eines Prozessor-Caches.
Verfahren nach einem der Ansprüche 9 bis 14, ferner umfassend: Erzeugen einer zusätzlichen Teilmenge von Lichtern zumindest teilweise auf der Grundlage eines zufälligen Auswählens zumindest eines Teils der Teilmenge von Lichtern zur Aufnahme in die zusätzliche Teilmenge von Lichtern; und Erzeugen einer zusätzlichen Kachel des Frames von Grafiken unter Verwendung der zusätzlichen Teilmenge von Lichtern.
Verfahren nach einem der Ansprüche 9 bis 15, ferner umfassend: Erzeugen einer zusätzlichen Teilmenge von Lichtern durch zumindest Ersetzen eines Teils der Teilmenge von Lichtern durch ein oder mehrere zusätzliche Lichter, die aus dem Satz von Lichtern ausgewählt wurden.
Nicht-transitorisches, computerlesbares Speichermedium, umfassend Anweisungen, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor einer Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest: einen Satz von Lichtern aus Lichtern auszuwählen, die einer virtuellen Szene zugeordnet sind, wobei der Satz von Lichtern zumindest teilweise zufällig ausgewählt wird, wobei ein Frame von Grafiken zumindest teilweise auf der Grundlage des Satzes von Lichtern zu rendern ist; und einen Teil des Frames von Grafiken unter Verwendung einer Teilmenge von Lichtern aus dem Satz von Lichtern zu erzeugen, wobei die Teilmenge von Lichtern zumindest teilweise zufällig aus dem Satz von Lichtern ausgewählt wird, wobei ein Pixel des Teils des Frames von Grafiken zumindest teilweise auf der Grundlage der Teilmenge von Lichtern gerendert wird.
Nicht-transitorisches computerlesbares Speichermedium nach Anspruch 17, ferner Anweisungen umfassend, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor der Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest: einen zusätzlichen Frame von Grafiken unter Verwendung eines zusätzlichen Satzes von Lichtern zu erzeugen, wobei der zusätzliche Satz von Lichtern aus den Lichtern ausgewählt wird, die der virtuellen Szene zugeordnet sind.
Nicht-transitorisches computerlesbares Speichermedium nach Anspruch 17 oder 18, ferner umfassend Anweisungen, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor der Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest: Pixel in verschiedenen Teilen des Frames von Grafiken unter Verwendung einer anderen Teilmenge von Lichtern zu rendern.
Nicht-transitorisches computerlesbares Speichermedium nach einem der Ansprüche 17 bis 19, umfassend ferner Anweisungen, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor der Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest: eine Vielzahl von Teilen des Frames von Grafiken unter Verwendung der Teilmenge von Lichtern zu rendern, wobei die Vielzahl von Teilen nacheinander gerendert werden.
Nicht-transitorisches computerlesbares Speichermedium nach einem der Ansprüche 17 bis 20, umfassend ferner Anweisungen, die im Ansprechen auf die Ausführung durch zumindest einen Prozessor der Rechenvorrichtung die Rechenvorrichtung veranlassen, zumindest: eine zusätzliche Teilmenge von Lichtern auf zumindest teilweise der Grundlage eines Auswählens eines oder mehrerer Lichter aus der Teilmenge von Lichtern zu erzeugen.
Nicht-transitorisches computerlesbares Speichermedium nach einem der Ansprüche 17 bis 21, wobei eine Mehrzahl von Lichtern in der Teilmenge von Lichtern während des Renderns eines oder mehrerer Teile des Frames von Grafiken in einem Prozessor-Cache resident bleibt.
Nicht-transitorisches computerlesbares Speichermedium nach einem der Ansprüche 17 bis 22, wobei der Satz von Lichtern und die Teilmenge von Lichtern zumindest teilweise auf der Grundlage der Intensität eines ausgewählten Lichts und/oder der Entfernung zu dem ausgewählten Licht ausgewählt werden.