Toleranzproblematik der Kupferschichtdicke in der Fertigung

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Ein Beispiel: Breite einer Leiterbahn oder Powerfläche für BGA

Die Ausgangslage: 10-Lagen Multilayer (½ oz Kupferfolie) mit impedanzrelevantem Aufbau (mehrere Versorgungsebenen) und 100 μm Leiterbreite/Abstand. Aufgrund der „Flutung“ auf den Versorgungsspannungen entstehen zwischen den Durchkontaktierungen Leitungskanäle, die typischerweise in der Breite einer einzelnen Leiterbahn entsprechen. Mit dem Ätzfaktor 1 (Worst-Case) reduziert sich die Leiterbreite von 100 μm auf 83 μm Breite. Prozentual gesehen bedeutet dies eine Reduzierung um 17 % auf 83 %.

Eine vorherige Verbreiterung der Leiterbahnen innerhalb der Datenaufbereitung beim Leiterplattenhersteller verhindert diesen Effekt nicht. Die Leiterbreite läge dann näher am nominellen Wert. Ist der Zuschlag bekannt, könnte er mit einbezogen werden.

Sind viele innenliegende BGA-Pins (z.B. GND 5 x 5-Pin-Raster) flächig anzuschließen, vervielfacht sich dieser Effekt. So könnten hier etwa nur Pinzahl n-1 (= 4) Leitungskanäle verwendet werden. Für die Worst-Case-Betrachtung würde sich die Breite nicht mehr als Fläche, sondern aus nominellen Leiterzügen á 4 x 100 μm = 400 μm, auf nun nutzbare 4 x 83 μm = 332 μm reduzieren. Ein weiterer Skaleneffekt ergäbe sich bei einem Multilayer-Aufbau, bei dem die Spannungsflächen über mehrere Lagen verteilt sind.

Die im ersten Teil erkannte Schichtdickenreduzierung bezogen sich auf 1 oz Schichtdicke der Kupferfolie (35 μm). In Multilayer-Aufbauten (ML) werden typischerweise für Innenlagen ½ oz Kupferfolien (17 μm) verwendet. Analog zu der vorangegangenen Betrachtung ergibt sich eine Kupferschicht von mindestens 11,4 µm (laut IPC-4562: 17,1 µm – 10 %) und - 4 µm Prozessverlust. Bezogen auf 17,5 μm sind das noch 65 % der nominellen Schichtdicke (Abbildung 2).

Im zweiten Teil wurde auf die durch die Ätzprozesse entstandene reduzierte und geometrisch geänderte Leiterbreite eingegangen. Durch die Parallelschaltung mehrerer Leiterbahnen wird versucht, die Leiterbreite (Querschnitt) effektiv zu erhöhen. Der Ätzfaktor kann die Leiterbreite bei parallel geschalteten Leitungen auf 83 % reduzieren. Mit beiden Vektoren ist es möglich, den Leiterquerschnitt zu berechnen: Nominell errechnet sich für den angenommenen Multilayer mit ½ oz Innenlagen (zum Beispiel drei davon als GND-Lagen) für 1,2 mm Gesamtbreite (12 Leiterzügen à 100 μm) ein Querschnitt von 0,021 mm². Das Worst-Case-Szenario (12 Leiterzüge à 83 μm) mit erlaubter Mindestkupferschichtdicke von 11,4 μm ergäbe dagegen nur 0,0113 mm². Im Ergebnis ist das nur noch etwas über 54 % des angenommenen Querschnittes!

Temperatureigenschaften von Kupfer

Der Werkstoff Kupfer besitzt wie alle Materialien temperaturabhängige Eigenschaften. Für unsere Betrachtung relevant ist der Temperaturkoeffizient (bei 20°C) von 0,00393 K. In der Praxis erhöht sich der Eigenwiderstand der Leiterbahn bei steigender Umgebungstemperatur. Vereinfacht beschrieben steigt der Eigenwiderstand der Leiterbahn bei Umgebung von 50°C um 5 %, 80°C um 10 % und bei 118°C um 15 %.

In der Fortführung des bisher skizzierten Beispiels ist der Bauraum der Leiterplatte um den μController aus thermischer Sicht ein HotSpot. Das heißt: Während des Betriebs wird eine Temperatur von 80°C angenommen, die auch auf die Leiterplatte eingeprägt wird. Zusammen mit den bisherigen Annahmen verknüpft, könnte die Worst-Case- Betrachtung wie folgt aussehen:

Um die gleiche Menge Strom über den nominellen Leiterquerschnitt von 0,021 mm² verlustfrei zu transportieren müsste dieser bei 80°C um 10 % größer sein, als bisher ausgerechnet: Das sind: 0,0231 mm².

In der Praxis ergäbe sich jedoch folgendes Szenario: Der durch die Fertigung realisierte und innerhalb der Fertigungstoleranzen liegende Querschnitt von 0,0113 mm² würde sich entsprechend einem 0,0101 mm² Leiterquerschnitt verhalten. Verglichen mit dem Querschnitt nominell werden nur noch weniger als 50 % erreicht (Abbildung 4).

Aus verschiedenen Gründen wie Produktentwicklungsstrategien oder Schaltungsabsicherungen muss also das sogenannte Worst-Case-Szenario betrachtet und bewertet werden. Zudem ist es wichtig, Strategien zu entwickeln, um den genannten Effekten entgegenzuwirken.

* Michael Schleicher ist PCB-Designer bei SEMIKRON

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