DE69815086T2

DE69815086T2 - Adressendecodiersystem

Info

Publication number: DE69815086T2
Application number: DE69815086T
Authority: DE
Inventors: Graham Kenneth PATERSON
Original assignee: Hewlett Packard Co
Current assignee: Hewlett Packard Development Co LP
Priority date: 1997-03-27
Filing date: 1998-03-26
Publication date: 2004-04-01
Anticipated expiration: 2018-03-27
Also published as: JP4713699B2; US20050174356A1; EP0970460B1; WO1998044480A1; US6697075B1; DE69815086D1; KR100596123B1; CN1251190A; JP2001519921A; US7173610B2; CN1111835C; EP0970460A1; KR20010005652A

Description

Diese Erfindung bezieht sich auf Decodiersysteme und auf Verfahren zum Herstellen solcher Systeme.
Das Decodiersystem kann mit einer Elektrodenanordnung für ein Array von elektrisch steuerbaren Elementen verwendet werden, das eine Reihe von im allgemeinen parallelen Elektroden umfaßt, die sich jede entlang einer jeweiligen Leitung der elektrisch steuerbaren Elemente erstrecken, und eine Reihe von Treiberleitungen zum Empfangen von Treibersignalen und Zuführen derselben zu den Elektroden. Eine elektrisch steuerbare Arrayvorrichtung kann vorgesehen sein, die folgende Merkmale umfaßt: eine erste und eine zweite solche Elektrodenanordnung, deren Elektroden einander kreuzen, und ein Array von elektrisch steuerbaren Elementen, die jeweils an einer Kreuzung einer jeweiligen der Elektroden der ersten Anordnung und einer jeweiligen der Elektroden der zweiten Anordnung angeordnet ist. Die elektrisch steuerbaren Elemente können beispielsweise durch jeweilige Abschnitte einer Schicht von Material vorgesehen sein, die zwischen den Elektroden der ersten und der zweiten Elektrodenanordnung vorgesehen ist. Die elektrisch steuerbaren Elemente können eine Mehrzahl von stabilen Zuständen aufweisen, und dieselben können beispielsweise durch ein bistabiles ferroelektrisches Flüssigkristallmaterial gebildet werden, wobei die Vorrichtung ein Flüssigkristallanzeigefeld bildet.
Eine solche Elektrodenanordnung ist gut bekannt, und ein herkömmliches ferroelektrisches Flüssigkristallanzeigefeld mit einem Paar solcher Elektrodenanordnungen ist in 1 dargestellt. Das Anzeigefeld 10 umfaßt eine untere und eine obere Lage aus Glas 12, 14, wobei zwischen denselben eine Schicht aus ferroelektrischem Flüssigkristallmaterial angeordnet ist. Zumindest eine der Lagen 12, 14 wirkt als Ebenenpolarisierfilter oder weist eine Polarisierschicht auf, die auf dieselben aufgebracht ist. Die obere Oberfläche der unteren Lage 12 ist mit einer Reihe von länglichen Zeilenelektroden 16 gebildet, die in der Links-Rechts-Richtung ausgerichtet sind, und die untere Oberfläche der oberen Lage 14 ist mit einer Reihe von länglichen Spaltenelektroden 18 gebildet, die in der Oben-Unten-Richtung ausgerichtet sind. Die Elektroden sind transparent und beispielsweise aus Indiumzinnoxid (ITO) gebildet. Die Oberflächen, die in Kontakt mit dem Flüssigkristallmaterial sind, werden behandelt, um die Moleküle des Flüssigkristallmaterials auszurichten. Der Teil des Flüssigkristallmaterials an jedem Kreuzungspunkt einer Zeilenelektrode 16 und einer Spaltenelektrode 18 liefert ein jeweiliges Pixel der Anzeige. Falls eine Potentialdifferenz mit einem Wert von mehr als einem Schwellenwertpegel V_T+ für eine ausreichende Zeitdauer zwischen den Elektroden 16, 18 an diesem Kreuzungspunkt angelegt wird, ist das ferroelektrische Flüssigkristallmaterial derart, daß es sich an jedem Kreuzungspunkt zu einem ersten Zustand ändert, falls es nicht bereits in diesem Zustand ist, und falls ein elektrisches Feld mit einem Wert über einem Schwellenwertpegel V_T– von entgegengesetzter Polarität für eine ausreichende Zeitdauer zwischen den Elektroden 16, 18 angelegt wird, ändert sich das Material zu einem zweiten Zustand, falls es nicht bereits in diesem Zustand ist. Der polarisierende Effekt des Kristalls auf Licht unterscheidet sich in dem ersten und dem zweiten Zustand, und in Kombination mit dem polarisierten Effekt der Lage(n) 12, 14 bewirkt es, daß das Pixel in einem der Zustände schwarz und in dem anderen Zustand durchscheinend bzw. transparent (hierin nachfolgend als „weiß" bezeichnet) erscheint.
Die Zeilenelektroden 16 sind jeweils mit einem jeweiligen Ausgang eines Zeilentreibers 20 verbunden und die Zeilenelektroden 18 sind jeweils mit einem jeweiligen Ausgang eines Spaltentreibers 22 verbunden. Der Zeilen- und der Spaltentreiber 20, 22 sind durch eine Steuerung 24 gesteuert, wie z. B. einen Mikroprozessor. Der Zeilen- und Spal tentreiber 20, 22 sind jeweils betreibbar, um Spannungen an die jeweiligen Elektroden 16, 18 anzulegen, um zu bewirken, daß die Pixel zu erforderlichen Zuständen schalten, um ein Bild auf dem Anzeigefeld 10 zu bilden und das Bild wie erforderlich zu ändern. Verschiedene Treiberschemata sind in der Technik bekannt. Beispielsweise wird bei einem Schema eine Spannung V_C1 durch den Spaltentreiber 22 an alle Spaltenelektroden 18 angelegt, und eine Spannung V_R1 wird durch den Zeilentreiber 20 nacheinander an jede der Zeilenelektroden 16 angelegt, wobei V_C1 – V_R1 < V_T–, um die Anzeige 10 Zeile um Zeile zu weiß zu löschen. Dann wird eine Spannung V_R2 durch den Zeilentreiber 20 nacheinander an die Zeilenelektroden 16 angelegt, und während diese Spannung an eine spezielle Zeilenelektrode angelegt wird, wird eine Spannung V_C2 durch den Zeilentreiber 20 an eine oder mehrere ausgewählte Spaltenelektroden 18 angelegt, wobei V_C2 – V_R2 > V_T+, um auf die Pixel an den Schnittstellen dieser Zeilenelektrode 16 und der oder jeder ausgewählten Spaltenelektrode 18 schwarz zu schreiben. Anstatt die gesamte Anzeige zu weiß zu löschen und dann ausgewählte Pixel zu schwarz zu schreiben, werden bei einem anderen Schema die Zeilen nacheinander adressiert und alle Pixel in der ausgewählten Zeile werden zu weiß gelöscht und unmittelbar danach werden ausgewählte Pixel in dieser Zeile zu schwarz geschrieben. Bei einer Modifikation zu diesem Schema werden die Zeilen anstatt nacheinander falls und wenn erforderlich adressiert. Anstatt eine gesamte Zeile von Pixeln zu weiß zu löschen und dann ausgewählte Pixel zu schwarz zu schreiben, werden bei einer anderen Modifikation Pixel, die von schwarz zu weiß geändert werden sollen, zu weiß geschrieben, und Pixel, die von weiß zu schwarz geändert werden sollen, zu schwarz geschrieben.
Es gibt den Wunsch, solche Flüssigkristallanzeigefelder mit ständig steigenden Größen und ständig steigenden Auflösungen (verringerte Zeilen- und Spaltenelektrodenabstände) herzustellen. Bei der in 1 gezeigten Anordnung sind der Zeilen- und der Spaltentreiber 20, 22 aus Silizium hergestellt, und es gibt ein Problem beim Bereitstellen richtiger Verbindungen zwischen den Treibern 20, 22 und den Elektroden 16, 18 auf den Glaslagen 12, 14. Es ist klar, daß sich das Verbindungsproblem mit steigenden Größen und steigenden Auflösungen ebenfalls erhöht, da die Verbindungen zahlreicher und enger beabstandet sind.
Um dieses Problem anzugehen, kann jede Elektrode mit einer Mehrzahl der Treiberleitungen verbunden sein, jede über eine jeweilige Impedanz, wie z. B. einen Widerstand. Eine solche Anordnung ist von dem Patentdokument US-A-5034736 bekannt, das ein Treiberschema beschreibt, das in der 2 der beiliegenden Zeichnungen dargestellt ist und nun kurz beschrieben wird.
In 2 gibt es zwei Zeilentreiber 20L, 20R, von denen jeder drei Ausgänge 1, 2, 3 und 4, 5, 6 aufweist. Der Ausgang 1 des linken Zeilentreibers 20L ist durch jeweilige Widerstände 26 mit den linken Enden der Zeilenelektroden 16 mit den Nummern 1, 4, 7 verbunden. Der Ausgang 2 des linken Zeilentreibers 20L ist durch jeweilige Widerstände 26 mit den linken Enden der Zeilenelektroden 2, 5, 8 verbunden. Der Ausgang 3 des linken Zeilentreibers 20L ist durch jeweilige Widerstände 26 mit den linken Enden der Zeilenelektroden 3, 6, 9 verbunden. Der Ausgang 4 des rechten Zeilentreibers 20R ist durch jeweilige Widerstände 26 mit den rechten Enden der Zeilenelektroden 1, 5, 9 verbunden. Der Ausgang 5 des rechten Zeilentreibers 20R ist durch jeweilige Widerstände 26 mit den rechten Enden der Zeilenelektroden 2, 6, 7 verbunden. Der Ausgang 6 des rechten Zeilentreibers 20R ist durch jeweilige Widerstände 26 mit den rechten Enden der Zeilenelektroden 3, 4, 8 verbunden. Ferner gibt es zwei Spaltentreiber 22T, 22B, von denen jeder drei Ausgänge 1, 2, 3 und 4, 5, 6 aufweist. Der obere Spaltentreiber 22T ist mit den oberen Enden der Spaltenelektroden 18 verbunden, durch jeweilige Widerstände 26, auf ähnliche Weise zu der Verbindung des linken Zeilentreibers 20L mit den linken Enden der Zeilenelektrode 16.
Außerdem ist der untere Spaltentreiber 22B mit den unteren Enden der Spaltenelektroden 18 verbunden, durch jeweilige Widerstände 26 auf ähnliche Weise zu der Verbindung des rechten Zeilentreibers 20R mit den rechten Enden der Zeilenelektroden 16.
Bei dem in der US-A-5034736 gegebenen Beispiel sind alle Widerstände 26 vom gleichen Wert, die Treiber 20L, 20R, 22T, 22B können ihre Ausgangsspannungen bei speziellen Pegeln einstellen, und das Flüssigkristallmaterial hat spezielle positive und negative Schwellenwertspannungen V_T– V_T+. Es ist daher klar, daß, falls die Spannungen, die an die Widerstände 26 an den gegenüberliegenden Enden einer speziellen Elektrode 16, 18 angelegt sind, gleich sind, die Spannung dieser Elektrode gleich sein wird wie die angelegte Spannung. Falls sich jedoch die Spannungen, die an die Widerstände 26 einer speziellen Elektrode 16, 18 angelegt sind, unterscheiden, ist die Spannung dieser Elektrode der Mittelwert der angelegte Spannungen. Es ist daher möglich, die Elektroden zu treiben, so daß eine Spannung, die die Schwellenwertspannungen V_T–, V_T+ überschreitet, über jede ausgewählte Schnittstelle der Zeilen- und Spaltenelektroden angelegt werden kann, um den Zustand des Flüssigkristallmaterials an der Schnittstelle zu ändern, ohne eine Spannung, die die Schwellenwertspannungen V_T–, V_T+ überschreitet, an irgendeiner anderen Schnittstelle anzulegen. Der dadurch gelieferte Vorteil ist, daß die erforderliche Gesamtzahl von Ausgängen von den Treibern 20L, 20R, 22T, 22B und daher die Gesamtzahl der Schnittstellen zwischen den Treibern 20L, 20R, 22T, 22B und dem Anzeigefeld 10 von achtzehn (in dem Fall von 1) auf zwölf (in dem Fall von 2) reduziert wurde.
Die US-A-5034736 lehrt, daß die in 2 gezeigte Anordnung die maximale Anzahl von Spaltenelektroden und die maximale Anzahl von Zeilenelektroden darstellt, die durch die Treiber aktiviert werden können (mit der gegebenen Anzahl von Ausgängen). Die herkömmliche Spezifikation lehrt außerdem, daß es die Verbindungen den Treibern erlauben, eine Anzahl von Elektroden gleich zu dem Quadrat der Anzahl von Ausgängen eines Treibers handzuhaben (d. h. neun Elektroden für drei Ausgänge), was eine viel größere Anzahl von Elektroden ist, als durch Treiber in einer Schaltungsanordnung des Stands der Technik von 1 gehandhabt werden kann, wo ein Treibertor nur einer Elektrode zugewiesen ist. Es sollte selbstverständlich angemerkt werden, daß unter Berücksichtigung der Ausgänge des Treibers an dem anderen Ende der Elektroden die Beziehung zwischen der maximalen Anzahl N von Elektroden und der Anzahl n von Treiberausgängen für diese Elektroden, die durch die US-A-5034736 in Betracht gezogen werden, N = n²/4 ist anstatt N = n².
Obwohl es auf den ersten Blick erscheint, als seien die Lehren des Stands der Technik korrekt, sind dieselben in der Tat falsch und legen der Verbindungsreduzierung unnötige Beschränkungen auf.
Das Decodiersystem der vorliegenden Erfindung kann beispielsweise mit einer verbesserten Elektrodenanordnung verwendet werden, bei der die Treiberleitungen so mit den Elektroden verbunden sind, daß die Treiberleitungen nicht in ein Paar von beliebigen Gruppen der Treiberleitungen aufgeteilt werden können, für die (a) jede Gruppe im allgemeinen die gleiche Anzahl von Treiberleitungen aufweist und (b) jede Elektrode so mit zumindest einer der Treiberleitungen in einer der Gruppen und zumindest einer der Treiberleitungen in der anderen der Gruppen verbunden ist.
Anders ausgedrückt, bei einer solchen Elektrodenanordnung sind die Treiberleitungen so mit den Elektroden verbunden, daß es zumindest eine geschlossene Schaltung von einer der Treiberleitungen über zumindest einige der Impedanzen und zumindest einige der anderen Treiberleitungen zurück zu einer der Treiberleitungen gibt, wobei die geschlossene Schaltung die Impedanz für eine ungerade Anzahl der Elektroden umfaßt.
Bei einem einfachen Beispiel, das den gleichen Unterscheidungsgrad zwischen Einstellen und Nichteinstellen des Zustands eines Pixels oder Speicherelements liefert, wie der Stand der Technik der US-A-5034736, ermöglicht es diese verbesserte Elektrodenanordnung beispielsweise, daß die Beziehung zwischen der maximalen Anzahl N von Elektroden und der Anzahl n von Treiberausgängen für diese Elektroden N = n·(n – 1)/2 ist, anstatt N = n²/4, und daher größer ist für alle außer den trivialen Fällen von n = 1 und n = 2. Somit können die Zeilenelektroden 16 des Anzeigefelds von 2 durch fünf Treiberausgänge anstatt sechs Treiberausgänge getrieben werden. Obwohl diese 16 2/3%-Reduzierung bei den erforderlichen Treiberausgängen in dem Fall von N = 9 klein erscheinen kann, ist dieselbe wesentlich. Für größere Werte von N wird die Verbesserung deutlicher. Bei einer praktischen Anwendung, wo die erwünschte Höhe einer einfarbigen Anzeige beispielsweise 210 mm ist und die Auflösung 300 dpi sein kann (Elektrodenabstand von 85 μm), wäre die erforderliche Anzahl von Zeilenelektroden N = 2.480. Bei Anwenden der Lehren von US-A-5034736 ist die erforderliche Anzahl von Zeilentreiberausgängen n = 100, während bei der verbesserten Elektrodenanordnung die erforderliche Anzahl von Zeilentreiberausgängen n = 71 ist, das ist eine 29%-Reduzierung. (Es kann gezeigt werden, daß in dem Fall, wo die Anzahl N von Zeilenelektroden sehr groß ist, die maximale Reduzierung, die nur diesen Vorteil im Vergleich zum Stand der Technik verwendet, 100 bis 50 ist, das ist etwa 29,29%.)
Die US-A-5034736 lehrt auch, daß es wesentlich ist, daß die Elektroden jeweils zwei Anschlüsse haben, einen „Vorderanschluß" und einen „Hinteranschluß", mit denen die jeweiligen zwei Widerstände verbunden sind, und in allen Beispielen, die in der US-A-5034736 aufgeführt sind, sind diese beiden Anschlüsse an gegenüberliegenden Enden der jeweiligen Elektrode.
Bei der verbesserten Elektrodenanordnung, die hierin beschrieben ist, kann jede Elektrode mit zumindest drei der Treiberleitungen verbunden sein, beispielsweise drei, vier, fünf, sechs, sieben, acht oder mehr der Treiberleitungen.
Mit diesem Merkmal, das erkennt, daß die Verbindungen mit jeder Elektrode nicht getrennt und an den beiden Enden sein müssen (aber sein können), kann das Verhältnis der Anzahl N von Elektroden zu der Anzahl n von Treiberleitungen wesentlich erhöht werden. Falls 2 beispielsweise modifiziert wird, so daß jede Zeilenelektrode mit unterschiedlichen drei der sechs Treiberausgängen verbunden ist, kann die Anzahl der Elektroden von N = 9 auf N = 20 erhöht werden. Allgemeiner ausgedrückt, für drei Verbindungen mit jeder Elektrode kann die Anzahl N von Elektroden, die getrieben werden können, mit dem Quadrat der Anzahl n von Treiberleitungen verwandt sein, durch N = n·(n – 1)·(n – 2)/6, und daher steigen die Vorteile mit n schnell an, und werden für große Werte von n und N sehr deutlich. Um beispielsweise 2.480 Elektroden zu treiben, wie es oben erwähnt wurde, unter Verwendung von drei Verbindungen pro Elektrode, sind 26 Treiberleitungen erforderlich, im Vergleich zu 100 Treiberleitungen für eine Anordnung nach den Lehren der US-A-5034736, das ist eine 74%-Reduzierung der Treiberleitungen. Mit einer größeren Anzahl von Verbindungen pro Elektrode werden die Vorteile bei der Erhöhung des Verhältnisses N/n der Anzahl von Elektroden zu der Anzahl von Treiberleitungen noch deutlicher, zumindest für große Werte von N.
Ein Problem, das durch Verbinden jeder Elektrode mit einer Anzahl c von Treiberleitungen, die größer als 2 ist, eingeführt wird, ist, daß die Unterscheidung zwischen Auswählen und Nichtauswählen eines speziellen Kreuzungspunkts der Elektroden geringfügiger wird. Falls beispielsweise bei einem Adressierschema, das eine Zu-Weiß-Löschen-Phase und eine Selektiv-zu-Schwarz-Schreiben-Phase aufweist, die Spannungen, die während der Zu-Schwarz-Schreiben-Phase durch jede Treiberleitung für eine Spaltenelektrode geliefert werden, selektiv 0 V und +V_D sind, und durch jede Treiberleitung für eine Zeilenelektrode selektiv –1/4 V_D und +3/4 V_D sind, dann sind mit der Anordnung von 2 (für die c = 2 ist) die Spannungen, die während dieser Phase an einen Kreuzungspunkt angelegt werden können, 5/4 V_D, 3/4 V_D, 1/4 V_D, –1/4 V_D und –3/4 V_D. Unter der Annahme, daß die Schwellenwertspannungen V_T+, V_T– des Flüssigkristalls von gleicher Größe sind (V_T+ = –V_T–), dann erfüllen diese für einen richtigen Betrieb vorzugsweise die Beziehung 5/4 V_D > V_T+ > 3/4 V_D. Anders ausgedrückt, es gibt eine Toleranz von ±1/4 V_D auf den Schwellenwertspannungen. Falls jedoch die Anzahl c von Treiberleitungen, die mit jeder Elektrode verbunden sind, auf c = 3 erhöht wird, und falls die Spannungen, die während der Zu-Schwarz-Schreiben-Phase durch jede Treiberleitung für eine Spaltenelektrode geliefert werden, selektiv 0 V und +V_D sind, und durch jede Treiberleitung für eine Zeilenelektrode auswählbar –1/6 V_D und +5/6 V_D sind, dann sind die Spannungen, die während der Zu-Schwarz-Schreiben-Phase an einen Kreuzungspunkt angelegt werden, 7/6 V_D, 5/6 V_D, ½ V_D, 1/6 V_D, –1/6 V_D, –½ V_D, und –5/6 V_D. Für einen richtigen Betrieb erfüllen die Schwellenwertspannungen vorzugsweise die Beziehung 7/6 V_D > V_T+ > 5/6 V_D, die daher eine höhere Toleranz von ±1/6 V_D auf die Schwellenwertspannungen legt. Dieses Nebenproblem wird noch hervorgehoben, wenn die Anzahl c von Treiberleitungen, mit denen jede Elektrode verbunden ist, erhöht wird.
Um zum Lösen dieses Problems beizutragen, ist bei einer bevorzugten Form für jedes gegebene Paar der Elektroden die Anzahl v (falls es welche gibt) der Treiberleitungen, mit denen diese Elektroden im allgemeinen so verbunden sind, zumindest zwei geringer ist als die Anzahl c der Treiberleitungen, mit denen jede dieser Elektroden so verbunden ist. Falls c beispielsweise als vier gewählt ist und v als zwei gewählt ist, kann die Anordnung den gleichen Grad von „Übersprechen" (v/c) liefern wie die Anordnung von 2. Obwohl das Auferlegen dieser Beschränkung auf v eine Redu zierung bei dem Verhältnis von N/n bewirkt, kann ein weit größeres Verhältnis von N/n geliefert werden, als bei der US-A-5034736 in Betracht gezogen wird. In der Tat kann es für den Fall, wo beispielsweise für c = 4 und v = 2 ist (das ist v/c = 1/2), gezeigt werden, daß die Verbesserung für große Werte von N wesentlich ist, im Vergleich zum Stand der Technik, für den c = 2, v = 1 und daher auch v/c = 1/2.
Der Einfachheit halber sind die Elektroden vorzugsweise so mit der gleichen Anzahl c der Treiberleitungen verbunden. Außerdem sind, der Kompaktheit halber, zumindest an den Positionen, wo die Verbindungen für die Elektroden zu den Treiberleitungen hergestellt sind, die Treiberleitungen vorzugsweise im allgemeinen parallel zueinander und im allgemeinen in rechten Winkeln zu den Elektroden angeordnet und/oder die Elektroden und die Treiberleitungen sind vorzugsweise auf einem gemeinsamen Substrat angeordnet.
Wenn die oben beschriebene verbesserte Elektrodenanordnung als eine Elektrodenanordnung eines Speichers und/oder Anzeigegeräts verwendet wird, kann die andere Elektrodenanordnung auf herkömmliche Weise getrieben werden oder dieselbe kann auch die Verbesserungen umfassen.
Ein erster Aspekt der Erfindung bezieht sich auf ein Decodiersystem, das mit einer Elektrodenanordnung, wie sie oben beschrieben ist, verwendet werden kann, das aber auch andere Anwendungen hat. Beispielsweise könnte ein solches Decodiersystem zum Adressieren von Arrays von Speicherelementen oder von Arrays von Sensoren, wie z. B. Lichtsensoren oder für Mobilkommunikation, verwendet werden. Genauer gesagt bezieht sich der erste Aspekt der Erfindung auf ein Decodiersystem, das folgende Merkmale umfaßt: einen Adreßeingang zum Empfangen eines Adreßsignals, das jeden einer Mehrzahl von Adreßwerten darstellt; eine Mehrzahl von Zwischenleitungen (beispielsweise die oben beschriebenen Treiberleitungen); einen Decodierer, der auf das Adreßsi gnal anspricht und angeordnet ist, um für jeden Adreßwert eine jeweilige Kombination der Zwischenleitungen zu stimulieren; und eine Mehrzahl von Ausgängen (beispielsweise die Verbindungen zu den Elektroden, die oben beschrieben wurden), wobei jeder Ausgang mit jeder der Zwischenleitungen einer jeweiligen Gruppe der Zwischenleitungen verbunden ist, wobei jede Verbindung zwischen einer solchen Zwischenleitung und einem solchen Ausgang über eine jeweilige Impedanz ist, so daß die Stimulation, die an jeden Ausgang angelegt wird, in einer nichtbinären Weise von der Simulation abhängt, die durch den Decodierer an jede der Zwischenleitungen in der jeweiligen Gruppe angelegt wird.
Ein Decodiersystem dieses Typs ist von der US-A-5034736 bekannt. In diesem Fall hängt der Decodierer für seinen Betrieb von einer Nachschlagtabelle ab, die in einem ROM gespeichert ist.
Ferner bezieht sich ein zweiter Aspekt der Erfindung auf ein Verfahren zum Herstellen eines solchen Systems, das folgende Schritte umfaßt: Bereitstellen eines solchen Decodierers, der auf ein Adreßsignal anspricht, das einen einer Mehrzahl von Adreßwerten darstellt und angeordnet ist, um für jeden Adreßwert eine jeweilige Kombination von Zwischenleitungen zu stimulieren; Bereitstellen einer Mehrzahl von Ausgängen; Bestimmen einer jeweiligen Gruppe der Zwischenleitungen für jeden Ausgang, auf die der Ausgang ansprechen soll; und Verbinden jedes Ausgangs mit jeder der Zwischenleitungen in der jeweiligen bestimmten Gruppe der Zwischenleitungen, wobei jede Verbindung zwischen einer solchen Zwischenleitung und einem solchen Ausgang über eine jeweilige Impedanz ist, so daß die Stimulation, die an jedem Ausgang angelegt wird, in einer nichtbinären Weise von der Simulation abhängig ist, die durch den Decodierer an jede der Zwischenleitungen in der jeweiligen Gruppe angelegt wird.
In der Praxis ist es schwierig, Konfigurationen zum Verbinden der Ausgänge mit den Zwischenleitungen mit den notwendigen Eigenschaften einer großen Anzahl N von Ausgängen für eine kleine Anzahl n von Zwischenleitungen und ein kleines Verhältnis von v/c zu finden. Eine kombinatorische Suche kann verwendet werden, erfordert aber eine vorsichtige Optimierung, und wird selbst dann bezüglich der Berechnungszeit ineffizient, wenn sich die Anzahl n von Zwischenleitungen erhöht, aufgrund des äußerst großen Suchraums. Zum Glück ist eine solche lange Suche nur erforderlich, wenn das Decodiersystem entworfen wird, und die erzeugte Lösung kann für eine nachfolgende Implementierung in einer Nachschlagtabelle gespeichert werden. Der Bedarf an einer Nachschlagtabelle hat jedoch Kostenimplikationen, und ein Verfahren, das den Bedarf an einer Nachschlagtabelle (oder einer großen Nachschlagtabelle) vermeidet, wäre vorzuziehen.
Der erste und der zweite Aspekt der Erfindung haben sich aus einer Realisierung entwickelt, daß bestimmte mathematische konstruktive Verfahren gefunden werden können, zum Erzeugen von Abbildungen zwischen den Adreßwerten und den Zwischenleitungsstimulationsstrukturen, und folglich Abbildungen zwischen den Zwischenleitungen und den Ausgängen, und daß solche konstruktive Verfahren mit einer spezifischen Auswahl von Parametern angelegt werden können, um spezifische Konfigurationen zu erhalten. Beispiele solcher konstruktiven Verfahren, die herausgefunden wurden, umfassen diejenigen, die auf affinen Geometrien, projektiven Geometrien, Verkettung und Differenzfamilien beruhen. Diese konstruktiven Verfahren verwenden einen Mehrstufenprozeß anstatt eines Einzelstufenprozesses, der beim Erhalten eines Werts oder eines Satzes von Werten von einer Nachschlagtabelle verwendet wird.
Folglich ist das Verfahren des zweiten Aspekts der Erfindung durch folgende Schritte gekennzeichnet: Bestimmen eines Mehrstufenprozesses, der durch einen Decodierer durchgeführt werden soll, wobei der Mehrstufenprozeß zumindest eine erste Stufe umfaßt, bei der Ergebnisse bestimmt werden, und eine zweite Stufe, für die die Ergebnisse der ersten Stufe als Eingangssignale bereitgestellt werden; Anordnen des Decodierers, um den bestimmten Mehrstufenprozeß durchzuführen, beim Bestimmen, welche der Zwischenleitungen ansprechend auf jeden Adreßwert zu stimulieren sind; und Verwenden des bestimmten Mehrstufenprozesses bei dem Schritt des Bestimmens der Gruppe der Zwischenleitungen, auf die die Ausgänge ansprechen sollen.
Ferner ist das Decodiersystem des ersten Aspekts der Erfindung gekennzeichnet dadurch, daß: der Decoder angeordnet ist, um einen Mehrstufenprozeß durchzuführen, beim Bestimmen, welche der Zwischenleitungen ansprechend auf jeden Adreßwert zu stimulieren sind, wobei der Mehrstufenprozeß zumindest eine erste Stufe umfaßt, bei der Ergebnisse bestimmt werden, und eine zweite Stufe, für die die Ergebnisse der ersten Stufe als Eingangssignale bereitgestellt werden.
Wie es von der folgenden Beschreibung klar wird, ist es daher möglich, eine relativ einfache festverdrahtete Schaltungsanordnung oder einen Computer zu verwenden, der ein relativ einfaches Programm durchführt, anstatt eine einzige Nachschlagtabelle zu verwenden, die in dem Fall einer Anzeige mit mehreren Tausend Elektroden von beträchtlicher Größe wäre.
In dem Zusammenhang dieser Spezifikation soll der Begriff „Mehrstufenprozeß" einen Prozeß umfassen, bei dem das Ergebnis/die Ergebnisse zumindest einer ersten Stufe des Prozesses und zumindest einer weiteren Stufe des Prozesses angelegt werden. Beispielsweise werden bei einem Ausführungsbeispiel der Erfindung, das nachfolgend näher beschrieben wird, Komponenten des Prozeßeingangs an vier Paare der Elemente der ersten Stufe geliefert (die Nachschlagtabellen oder Logikarrays sein können); die Ausgangs signale der Elemente der ersten Stufe werden an vier Paare von Elementen der zweiten Stufe geliefert (die erneut Nachschlagtabellen oder Logikarrays sein können); die Ausgänge der Elemente der zweiten Stufe und Komponenten des Prozeßeingangs werden an vier Paare von Elementen der dritten Stufe angelegt (die erneut Nachschlagtabellen oder Logikarrays sein können); und die Ausgänge der Elemente der dritten Stufe werden an vier 2⁶-bis-64-Decodiervorrichtungen angelegt, um das Decodiererausgangssignal zu liefern. Allgemeiner gesagt, umfaßt ein Mehrstufenprozeß einen Prozeß, der durch mehrere Schichten von Grundelementen (wie z. B. Nachschlagtabellen, Gatter und Arithmetikelemente) durchgeführt wird, in denen das Ausgangssignal von zumindest einer der Schichten in eine nachfolgende Schicht zugeführt wird. Bei einem weiteren Ausführungsbeispiel der Erfindung werden entsprechende Stufen des Prozesses durch einen programmierten Computer durchgeführt. In dem Zusammenhang dieser Spezifikation umfaßt der Begriff „Mehrstufenprozeß" nicht die Prozesse, die beispielsweise durch ein einfaches Logikgatter (wie z. B. ein UND- oder ein ODER-Gatter), eine einfache arithmetische Einheit (wie z. B. ein Addierer oder ein Multiplizierer) oder eine Nachschlagtabelle durchgeführt werden. Außerdem bilden eine Mehrzahl von Prozessen, die unabhängig voneinander durchgeführt werden, für die Zwecke dieser Beschreibung keinen Mehrstufenprozeß.
Es sollte angemerkt werden, daß von dem Patentdokument JP-A-8(1996)-287686-ein Adreßdecodierer bekannt ist, der eine erste Stufe von Eingangspuffern umfaßt, die eine zweite Stufe von Nicht-Gattern speist, und wiederum eine dritte Stufe von NAND-Gattern speist, und wiederum eine vierte Stufe von NOR-Gattern speist. Dieser Decodierer ist binär und verwendet keine Impedanzen, so daß die Stimulation, die an eine Stufe angelegt wird, in einer nichtbinären Weise von der Stimulation abhängig ist, die durch die vorherige Stufe angelegt wird.
Vorzugsweise umfaßt das System des ersten Aspekts der Erfindung einen Auflösungseingang zum Empfangen eines Auflösungssignals, das einen einer Mehrzahl von Auflösungswerten darstellt, wobei der Decodierer auf das Auflösungssignal anspricht, so daß, wenn das Auflösungssignal einen ersten Wert aufweist, die Kombination von Zwischenleitungen, die ansprechend auf jeden Adreßwert stimuliert wird, bewirkt, daß entweder ein jeweiliger einzelner oder eine jeweilige erste Gruppe einer ersten Anzahl der Ausgänge stimuliert wird, oder über einen vorbestimmten Schwellenwert hinaus stimuliert zu werden; und wenn das Auflösungssignal einen zweiten Wert aufweist, bewirkt die Kombination von Zwischenleitungen, die ansprechend auf jeden Adreßwert stimuliert wird, daß eine jeweilige zweite Gruppe einer zweiten Anzahl der Ausgänge, die größer ist als 1 oder die erste Anzahl, je nachdem, stimuliert wird, oder über den Schwellenwert hinaus stimuliert wird.
Folglich ist es in dem Fall, wo das Decodiersystem mit einer Anzeige verwendet wird, möglich, eine Mehrzahl der Anzeigeleitungen gleichzeitig zu stimulieren, eine Eigenschaft, die später in dieser Beschreibung manchmal als „Mehrfachleitungsadressierung" bezeichnet wird. Darüber hinaus kann es erreicht werden, daß die Stimulation, die an jede der gewünschten Anzeigeleitungen angelegt wird, über einem bestimmten Schwellwert liegt, während die Stimulation, die an jede der verbleibenden Anzeigeleitungen angelegt wird, unter einem tieferen Schwellenwert liegt.
Vorzugsweise spricht der Decodierer auf das Auflösungssignal an, so daß, wenn das Auflösungssignal einen dritten Wert aufweist, die Kombination von Zwischenleitungen, die ansprechend auf jeden Adreßwert stimuliert werden, bewirkt, daß eine jeweilige dritte Gruppe einer dritten Anzahl der Ausgänge stimuliert wird, oder über den Schwellenwert hinaus stimuliert wird. Bei einem vorteilhaften Lösungsansatz kann die dritte Anzahl ein ganzzahliges Mehrfaches der zweiten Anzahl sein, in diesem Fall ist es vorteilhaft, daß jede dritte Gruppe eine Verbindung einer vorbestimmten Anzahl der zweiten Gruppen ist. Eine Alternative ist, daß die dritte Anzahl ein ganzzahliges Mehrfaches der ersten Anzahl ist. Vorzugsweise ist die Anordnung derart, daß die Ausgänge, die so ansprechend auf jeden Adreßwert stimuliert werden, wenn das Auflösungssignal den zweiten Wert aufweist, physikalisch benachbart zueinander gruppiert sind. Folglich ist es in dem Fall einer Anzeige möglich, Blöcke von Leitungen der Anzeige gleichzeitig zu stimulieren, und die Blockstimulation kann hierarchisch angeordnet sein.
Spezifische Ausführungsbeispiele der vorliegenden Erfindung werden nun mit Bezugnahme auf die beiliegenden Zeichnungen beispielhaft beschrieben.
1 stellt ein herkömmliches Treiberschema für ein Flüssigkristallanzeigefeld dar;
2 stellt ein Treiberschema für ein Flüssigkristallanzeigefeld dar, wie es in der US-A-5034736 beschrieben ist;
3 stellt ein Flüssigkristallanzeigefeld dar, das ein Ausführungsbeispiel der Elektrodenanordnung gemäß dem ersten Aspekt der vorliegenden Erfindung verwendet;
4 stellt ein Flüssigkristallanzeigefeld dar, das ein Ausführungsbeispiel der Elektrodenanordnung gemäß dem zweiten Aspekt der vorliegenden Erfindung verwendet;
5 ist eine Draufsicht in einem größeren Maßstab eines Teils des Anzeigefelds von 3 und 4, die eine Möglichkeit darstellt, wie die Widerstände gebildet sein können;
6 ist eine Querschnittsansicht in einem größeren Maßstab durch einen Teil eines Anzeigefelds, die eine weitere Möglichkeit darstellt, wie die Widerstände gebildet sein können;
7 stellen Flüssigkristallanzeigefelder dar, die bis 9 Ausführungsbeispiele von Elektrodenanordnungen gemäß sowohl dem ersten als auch dem zweiten Aspekt der vorliegenden Erfindung verwenden;
10 ist ein Blockdiagramm eines Ausführungsbeispiels eines Decodierers, der bei den oben erwähnten Elektrodenanordnungen verwendet werden kann;
11 ist ein Diagramm zum Darstellen eines Vergleichs zwischen einer Anzahl N von Anzeigeleitungen und einer Anzahl n van Treiberleitungen;
12 ist ein Blockdiagramm, das eine Modifikation des Decodierers von 10 darstellt;
13 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels des Decodierers;
14 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels des Decodierers;
15 zeigt eine Schaltung näher, die einen Teil des Decodierers von 14 bildet;
16 zeigen Teile der Schaltung von 15 in näheren und 17 Einzelheiten;
18 zeigt einen Teil der Schaltung von 14 in näheren Einzelheiten; und
19 zeigt einen Teil der Schaltung von 18 in näheren Einzelheiten.
Die Ausführungsbeispiele der Erfindung, die nachfolgend verwendet werden, verwenden die Techniken, die oben mit Bezugnahme auf 1 und 2 bereits beschrieben wurden, außer wo es anderweitig angemerkt ist oder wo es der Kontext so erfordert.
Bei dem Ausführungsbeispiel von 3 sind die Spaltenelektroden 18 mit dem Spaltentreiber 22 verbunden und werden durch denselben auf ähnliche Weise getrieben, wie diejenige, die oben mit Bezugnahme auf 1 beschrieben wurde. Die oberen neun Zeilenelektroden 16 sind mit den Zeilentreibern 20L, 20R auf eine Weise verbunden, die verbindungsartig äquivalent ist zu derjenigen, die oben mit Bezugnahme auf 2 beschrieben wurde. Sechs zusätzliche Zeilenelektroden, mit 10–15 numeriert, sind vorgesehen. Die Zeilenelektroden, die mit 10–12 numeriert sind, sind durch Paare von Widerständen 26 mit unterschiedlichen Permutationen der Ausgänge 1, 2, 3 des Zeilentreibers 20L verbunden, und die Zeilenelektroden, die mit 13–15 numeriert sind, sind durch Paare von Widerständen 26 mit unterschiedlichen Permutationen der Ausgänge 4, 5, 6 des Zeilentreibers 20R verbunden. Dieses Ausführungsbeispiel der Erfindung entfernt daher die Beschränkung der US-A-5034736, daß jede Elektrode mit beiden Zeilentreibern 20L, 20R verbunden sein muß, und ermöglicht es daher, daß weitere Zeilenelektroden bereitgestellt werden können, ohne weitere Treiberausgänge zu erfordern.
Bei dem Ausführungsbeispiel von 4 sind die Spaltenelektroden 18 erneut mit dem Spaltentreiber 22 verbunden und werden durch denselben auf ähnliche Weise getrieben wie diejenige, die oben mit Bezugnahme auf 1 beschrieben wurde. Die oberen neun Zeilenelektroden 16, die mit 1–9 numeriert sind, sind mit dem Zeilentreiber 20L verbunden, auf eine Weise, die verbindungsmäßig äquivalent ist zu derjenigen, die oben mit Bezugnahme auf 2 beschrieben wurde. Die oberen neun Zeilenelektroden 16, die mit 1–9 numeriert sind, sind ebenfalls mit dem Zeilentreiber 20R verbunden, aber jede dieser Elektroden ist durch ein jeweiliges Paar von Widerständen 26 mit unterschiedlichen Permutationen der Ausgänge 4, 5, 6 des Zeilentreibers 20R verbunden. Das Ausführungsbeispiel von 4 weist weitere neun Zeilenelektroden 16 auf, die mit 10–18 numeriert sind, die mit dem Zeilentreiber 20R auf eine Weise verbunden sind, die verbindungsmäßig äquivalent ist zu derjenigen, die oben mit Bezugnahme auf 2 beschrieben ist. Diese Zeilenelektroden sind ebenfalls mit dem Zeilentreiber 20L verbunden, aber jede ist durch ein jeweiliges Paar von Widerständen 26 mit unterschiedlichen Permutationen der Ausgänge 1, 2, 3 des Zeilentreibers 20L verbunden. Dieses Ausführungsbeispiel der Erfindung entfernt daher die Beschränkung der US-A-5034736, daß jede Elektrode nur zwei Verbindungen zu den Zeilentreibern 20L, 20R aufweist und ermöglicht es wie das Ausführungsbeispiel von 3, daß weitere Zeilenelektroden bereitgestellt werden können, ohne weitere Treiberausgänge zu erfordern.
Wie es oben beschrieben ist, können die Elektroden 16, 18 aus Indiumzinnoxid (ITO) gebildet sein. Die Widerstände 26 können durch gedünnte Abschnitte des Elektrodenmaterials vorgesehen sein. Beispielsweise stellt 5 das linke Ende der Zeilenelektrode 16 dar, die in 3 mit 10 numeriert ist, das durch zwei Widerstände 26 mit den Treiberleitungen 1, 2 des linken Zeilentreibers 20L verbunden ist. Die Elektrode 16 und die Widerstände 26 sind durch Aufbringen des ITO auf dem Glassubstrat gebildet, und die Widerstände 26 sind durch Abschnitte des ITO vorgesehen, die wesentlich schmaler sind als die Breite der Elektroden und einem Serpentinenweg folgen, wobei der erforderliche Widerstand durch die Widerstandsfähigkeit des ITO geliefert wird. Bei einer alternativen Anordnung kann das ITO auf dem Glassubstrat angeordnet sein, mit einem Zwischenraum in dem ITO, und dann kann ein weiteres Material mit höherer Widerstandsfähigkeit über dem Zwischenraum aufgebracht werden, um den Zwischenraum zu überbrücken und den Widerstand 26 zu liefern.
Bei noch einer weiteren Anordnung, wie es in 6 gezeigt ist, ist das Material der Treiberleitungen 1, 2, 3 von dem Treiber 20L (oder den Treiberleitungen 4, 5, 6 von dem Treiber 20R) auf dem Glassubstrat 28 aufgebracht. Dann wird eine isolierende Schicht 30 über den Treiberleitungen aufgebracht, und dann werden die Elektroden 16 auf der Anordnung aufgebracht, um die Treiberleitungen zu überqueren. An einer Position, wo eine Elektrode 16 mit einer Treiberleitung verbunden werden soll, wird ein Durchgangsloch 32 durch die Elektrode 16, die isolierende Schicht 30 und die Treiberleitung gebildet. Ein elektrisch widerstandsfähiges Material wird dann in dem Durchgangsloch 32 aufgebracht, um einen Widerstand 26 des geeigneten Werts zu bilden, der die Elektrode und die Treiberleitung miteinander verbindet. Es ist daher klar, daß in dem Fall einer Elektrode, die mit zwei oder mehr der Treiberleitungen verbunden werden soll, die Verbindungen mit der longitudinalen Achse der Elektrode ausgerichtet werden können, wie es in 7 gezeigt ist, in der die kleinen Kreuze widerstandsfähige Verbindungen des Typs bezeichnen, der mit Bezugnahme auf 6 beschrieben ist.
Bei einer Modifikation der Anordnung von 6 durchdringen die Durchgangslöcher die Treiberleitungen nicht und das widerstandsfähige Material wird auf den Treiberleitungen aufgebracht. Bei einer anderen alternativen oder zusätzlichen Modifikation werden die Durchgangslöcher gebildet, bevor die Elektroden aufgebracht werden; das widerstandsfähige Material wird in den Durchgangslöchern vorzugsweise so aufgebracht, daß es leicht über der isolierenden Schicht hervorsteht; und dann werden die Elektroden über der isolierenden Schicht und dem widerstandsfähigen Material aufgebracht.
Bei dem Ausführungsbeispiel von 7 ist der Zeilenelektrodentreiber als einzige Einheit 20 gezeigt, mit sechs Treiberleitungen, die mit 1–6 numeriert sind. Außerdem sind alle der Verbindungen zu den Zeilenelektroden 16 aus den linken Enden der Elektroden hergestellt, und die Widerstände 26 sind von dem Typ, der oben mit Bezugnahme auf 6 beschrieben ist. Die Zeilentreiberleitungen sind mit 18 Zeilenelektroden, die von 1–18 numeriert sind, auf eine Weise verbunden, die verbindungsmäßig ähnlich ist wie diejenige des Ausführungsbeispiels von 4. Zwei weitere Zeilenelektroden, die mit 19, 20 numeriert sind, sind jedoch vorgesehen, wobei die Elektrode, die mit 19 numeriert ist, über die Widerstände 26 mit den Treiberleitungen 1, 2 und 3 des Zeilentreibers 20 verbunden ist, und die Elektrode, die mit 20 numeriert ist, über die Widerstände 26 mit den Treiberleitungen 4, 5 und 6 des Zeilentreibers verbunden ist. Dieses Ausführungsbeispiel der Erfindung entfernt daher beide Beschränkungen der US-A-5034736, die oben mit Bezugnahme auf 3 und 4 beschrieben wurden, und ermöglicht es, daß noch mehr Zeilenelektroden 16 vorgesehen werden, ohne irgendwelche weiteren Treiberausgänge zu erfordern.
Die Ausführungsbeispiele der Erfindung, die in 4 und 7 gezeigt sind, haben drei Verbindungen, die zu jeder Zeilenelektrode hergestellt sind, d. h. c = 3. Wie es bei der Einführung erörtert wurde, legt dies eine engere Beschränkung auf die Toleranz der Schwellenwertspannungen des Flüssigkristallmaterials auf. Ein wichtiger Parameter beim Berücksichtigen dieses Problems, das als die Überlappung v bezeichnet wird, ist das Maximum der Anzahl von Treiberleitungen für jedes Paar der Elektroden, mit dem diese Elektroden im allgemeinen verbunden sind. Ein weiterer wichtiger Parameter ist das Verhältnis v/c, das sich auf das Übersprechen der Elektrodenanordnung bezieht. Beim Stand der Technik von 1 gibt es keine Überlappung und daher ist v/c = 0. Bei dem Stand der Technik von 2 und bei den Ausführungsbeispiel von 3 ist c = 2, v = 1 und v/c = 1/2, was bedeutet, daß Übersprechen ein Problem sein kann, aber mit modernen Materialien und Herstellungstechniken kein ernsthaftes Problem ist. Bei den Ausführungsbeispielen von 4 und 7 ist c = 3, v = 2 und v/c = 2/3, was bedeutet, daß Übersprechen ein noch größeres Problem ist, was Materialien mit höherer Qualität und genauere Herstellungstechniken erfordert. Um das Nebensprechverhältnis v/c zu reduzieren, ist es möglich, v zu reduzieren, indem nicht alle möglichen Permutationen von Verbindungen der Elektroden zu den Treiberleitungen verwendet werden. Der interessante Punkt, der sich aus der Forschung ergeben hat, die beim Durchführen dieser Erfindung ausgeführt wurde, ist, daß sich für das gleiche Nebensprechverhältnis v/c, aber für höhere Werte von v und c, das Verhältnis der möglichen Anzahl von N Elektroden zu der erforderlichen Anzahl von n Treiberleitungen erhöht, insbesondere für große Werte von N.
8 stellt ein Ausführungsbeispiel der Erfindung dar, bei dem c = 4, v = 1 und v/c = 1/4, d. h. mit einem halb so großen Übersprechenverhältnis wie der Stand der Technik von 2 und das Ausführungsbeispiel von 3. Wie es in 8 ersichtlich ist, treibt der Zeilentreiber 20 14 Treiberleitungen und es gibt neun Zeilenelektroden 16, von denen jede mit einer Kombination von vier der Treiberleitungen verbunden ist. Die Kombinationen der Verbindungen sind derart, daß kein Paar der Elektronen 16 mehr als eine Treiberleitung gemeinsam hat.
Wie es oben erwähnt wurde, sind die Vorteile, die durch dieses Merkmal geliefert werden, von großer Bedeutung, wenn die Anzahl N von Elektronen groß ist, und die Vorteile sind von 8 nicht besonders offensichtlich, die aufgrund des verfügbaren Raumes einen Fall zeigt, bei dem es nur neun Elektroden gibt. Die Vorteile dieses Merkmals werden jedoch von der folgenden Tabelle klar, die eine mögliche Anordnung von Verbindungen zwischen den Treiberleitungen und den Zeilenelektroden in einem weiteren Fall darstellt. In diesem Fall ist die Anzahl n von Treiberleitungen 16, die Anzahl c von Verbindungen zu jeder Elektrode ist 4, und keine zwei Elektroden haben mehr als zwei Verbindungen gemeinsam (v = 2), und daher ist v/c = 1/2: das gleiche Übersprechenverhältnis wie der Stand der Technik von 2. Wie es aus der folgenden Tabelle 1 ersichtlich ist, ist die mögliche Anzahl N von Elektroden 140, und daher das Verhältnis N/n = 8,75. Im Vergleich würden nach den Lehren der US-A-5034736 16 Zeilentreiberleitungen nur 64 Zeilenelektroden treiben, was ein Verhältnis N/n = 4 ergibt, für den gleichen Nebensprechwert v/c = 1/2.
TABELLE 1
TABELLE 1
Tabelle 1 kann als eine Liste von Aktivierungsmustern für jede Elektrode gesehen werden, wobei ein Aktivierungsmuster für eine bestimmte Elektrode, die Kombination von c Trei-berleitungsverbindungen ist, die erforderlich ist, um die Elektrode zu aktivieren (durch Versehen derselben mit zumindest einer Schwellenwertspannung).
Als ein darstellender Vergleich gibt die folgende Tabelle 2 Beispiele der Anzahl N von Elektroden, die für verschiedene Anzahlen n der Treiberleitungen möglich sind, in den Fällen vor (a) einer Anordnung nach den Lehren der US-A-5034736, für die c = 2, v = 1 und daher v/c = 1/2 (siehe 2) , (b) ein Ausführungsbeispiel der Erfindung, für das c = 3, v = 2 und daher v/c = 2/3 (siehe 7), und (c) ein Ausführungsbeispiel der Erfindung, für das c = 4, v = 2 und daher v/c = 1/2 (siehe Tabelle 1 für den Fall n = 16).
TABELLE 2
(Obwohl die Werte von n, die in Tabelle 2 gegeben sind, Potenzen von 2 sind, gibt es keine Beschränkung, daß n eine Potenz von 2 ist).
Wie es ersichtlich ist, ermöglichen die Ausführungsbeispiele der Erfindung, daß eine viel größere Anzahl N von Elektroden verwendet wird (außer die Anzahl von Treiberleitungen n ist klein), selbst in dem Fall, wo v/c 1/2 ist.
Bei den Ausführungsbeispielen, die oben mit Bezugnahme auf 3–8 beschrieben sind, wurde die Erfindung auf die Zeilenelektroden 16 angelegt. Es ist klar, daß die Erfindung alternativ oder zusätzlich (wie es in 9 gezeigt ist) an die Spaltenelektroden 18 angelegt werden kann. Insbesondere in dem Fall einer Anzeige, die eine Breite von mehr als der Höhe aufweist, kann die Erfindung in vielen Fällen einen größeren Vorteil liefern, wenn dieselbe an die Spaltenelektroden 18 angelegt wird. Außerdem kann die Erfindung in dem Fall einer Farbanzeige, bei der die Spal tenelektroden nacheinander angeordnet sind, um rote, grüne und blaue Unterpixel zu treiben, einen großen Vorteil liefern, wenn dieselbe an die Spaltenelektroden angelegt wird. Falls die Erfindung an die Zeilenelektroden und die Spaltenelektroden angelegt wird, muß das kombinierte Übersprechen der Zeilen- und Spaltenelektroden in Bezug zu der Schwellenwerttoleranz des Flüssigkristallmaterials berücksichtigt werden.
Es sollte angemerkt werden, daß sich bei den Ausführungsbeispielen der Erfindung, die oben mit Bezugnahme auf 3, 4 und 7 bis 9 beschrieben sind, die Treiberleitungen, an die die Erfindung angelegt wird, im allgemeinen parallel zueinander erstrecken, an der Kante der Anzeige, und im allgemeinen im rechten Winkel zu den jeweiligen Elektroden. Insbesondere im Fall einer Anzeige mit einer großen Anzahl von Elektroden ermöglicht es dies, daß die Treiberleitungen kompakt angeordnet werden. Außerdem können die Verbindungen zwischen den Treiberleitungen und den Elektroden praktischerweise so gemacht werden, daß dieselben eine Dreischichtstruktur verwenden, die folgendes umfaßt: die Treiberleitungen, eine isolierende Schicht und die Elektroden, wobei die Elektroden durch Bilden von Durchgangslöchern an den erforderlichen Positionen mit den Treiberleitungen verbunden sind.
Die obigen Ausführungsbeispiele der Erfindung wurden lediglich beispielhaft beschrieben und es ist klar, daß an den beschriebenen Ausführungsbeispielen der Erfindung viele Modifikationen und Entwicklungen durchgeführt werden können.
Beispielsweise ist die Erfindung auf Anzeigen anwendbar, die ein bistabiles oder mehrstabiles Flüssigkristallmaterial verwenden, das sich von einem ferroelektrischen Flüssigkristallmaterial unterscheidet, und kann bei Anzeigen Anwendung finden, die ein astabiles Flüssigkristallmaterial verwenden. Die Erfindung kann auch auf Speicherarrays, die keine Anzeigefunktion aufweisen, und auf Arrays von Sensoren, wie z. B. Lichtsensoren, angewendet werden.
Bei den oben beschriebenen Ausführungsbeispielen der Erfindung wird der Zustand der Speicherelemente durch das Anlegen eines elektrischen Gleichfeldes beeinträchtigt. In dem Fall einer Anzeige oder von Speicherarrays, die wechselstromgetrieben sind, können die Widerstände durch andere passive Spannungsabfallelemente oder Impedanzen ersetzt werden, wie z. B. Kondensatoren.
Die oben verwendeten Ausführungsbeispiele verwenden ein zweidimensionales Array, aber die Erfindung kann auch auf eindimensionale Arrays (beispielsweise auf Druckstäbe) und auf Arrays mit drei oder mehr Dimensionen angewendet werden.
Bei den oben beschriebenen Ausführungsbeispielen wirken die Treiber 20, 20L, 20R, 22 als Decodierer und die Treiber 20, 20L, 20R, 22 bilden in Kombination mit der Netzwerkkonfiguration der Widerstände 26 ein Decodiersystem. Die Decodierer liefern eine 1-zu-1-Abbildung von dem Eingangs- oder Adreßwert zu der Kombination von Treiberleitungen, die ansprechend auf diesen Adreßwert stimuliert werden. Um dies durchzuführen, wie es in 10 gezeigt ist und wie es in der US-A-5034736 beschrieben ist, kann eine Nachschlagtabelle 40 verwendet werden. Bei dem in 10 gezeigten Ausführungsbeispiel empfängt die Nachschlagtabelle 40 eine 8-Bit-Adresse auf einem Bus 42 von einer von 256 Zeilen- oder Spaltenelektroden, die aktiviert werden sollen, und aktiviert ansprechend darauf eine jeweilige Kombination von vier der 64 Treiberleitungen 44. Obwohl dies in 10 nicht gezeigt ist, ist jede Elektrode 16 (oder 18) durch vier Widerstände 26 mit einer jeweiligen Kombination von vier der Treiberleitungen 44 verbunden, und die Anordnung hat die Parameter c = 4 und v = 1.
In der Praxis ist es schwierig, Aktivierungsmuster (wie dasjenige, das in Tabelle 1 dargestellt ist) zu finden, mit den notwendigen Eigenschaften von großen N für kleine n und großes c/v. Der Lösungsspielraum zum Finden sinnvoller Sätze von großen Binärstrukturen ist riesig und es müssen spezielle Techniken verwendet werden, um Ergebnisse in vernünftigen Berechnungszeiten zu erzeugen. Sobald ein Satz von Aktivierungsmustern gefunden wurde, kann derselbe jedoch in einem Decodierer verwendet werden, der entweder eine Nachschlagtabelle oder nur einfache Berechnungen verwendet (wie es nachfolgend beschrieben ist).
Nachfolgend werden Decodiersysteme mit Bezugnahme auf ihre Anwendung bei der Anzeigenadressierung und folglich wird eine Terminologie, die direkt auf Anzeigeadressieren anwendbar ist, verwendet. Die Erfindung hat jedoch eine allgemeinere Anwendung. Allgemeiner gesagt können „Zwischenknoten" durch Bezugnahme auf „Treiberleitungen" verstanden werden, und „Ausgänge" können durch Bezugnahmen auf „Anzeigeelektroden" verstanden werden.
Zum Finden von Sätzen von Aktivierungsmustern mit den erforderlichen Eigenschaften wurden zwei Grundlösungsansätze untersucht. Der erste ist eine kombinatorische Suche. Der zweite basiert auf einer Verbindung, die zwischen den Eigenschaften der Aktivierungsmuster und konstanten Gewichtungscodes entdeckt wurden.
Eine kombinatorische Suche hat die sinnvolle Eigenschaft, daß dieselbe nicht auf Lösungen von speziellen Typen begrenzt ist; es kann nach Lösungen mit jedem Wert von c und v gesucht werden und Ergebnisse, die relativ nahe zu dem bestmöglichen sind, können erreicht werden. Als ein einfaches Beispiel für den Fall eines Aktivierungsmusters mit den Parametern n = 22, c = 4 und v = 1 wurde Brute-Force-Suchen verwendet, um einen Satz von N = 31 Aktivierungsmustern zu erhalten, wobei N größer als n ist. Theoretisch kann gezeigt werden, daß der maximal mögliche Wert von N in diesem Fall 37 ist: siehe A.E. Brouwer, J.B. Shearer, N.J.A. Sloane und W.D. Smith, „A New Table of Constant Weight Codes", IEEE Transactions on Information Theory, IT-36 (1990), 1.334–1.380.
So hat sich gezeigt, daß das Suchen Ergebnisse erzeugen kann, die relativ nahe zu dem bestmöglichen sind. In der Praxis wären die Werte von n und N größer als das (beispielsweise N kann viele Tausend sein) und aufgrund des Wachstums von N bezüglich n sind die erreichten Pegel der Verbindungsreduzierung viel besser als bei diesem Beispiel. Das Suchen wird jedoch schwieriger, wenn die Anzahl der aktiven Bits und überlappenden Bits ansteigt, weil der Suchraum ansteigt, und in der Tat bald riesengroß wird für relativ gemäßigte Werte von n. Dieses Problem ist besonders groß für die relativ große Anzahl n von Treiberleitungen, die wahrscheinlich beispielsweise bei einer Hochauflösungsanzeigeanwendung benötigt werden, wo N viele Tausend sein kann, obwohl es erforderlich ist, daß n sehr viel kleiner ist als N. Normalerweise werden spezielle Optimierungen benötigt, damit die Suche Ergebnisse in vernünftigen Zeiträumen erreicht. Die Suche wurde jedoch mit heutigen Rechenvorrichtungen effektiv verwendet, um Lösungen für n von bis zu einigen Hundert und N von bis zu Zehntausenden zu finden.
Zum Glück wird eine lange Suche nur benötigt, wenn die Aktivierungsmuster entworfen werden, und die resultierende Lösung kann gespeichert und für eine nachfolgende Implementierung verwendet werden, sowohl zum Aufbauen der Decodierverbindungen als auch nachfolgend, um Aktivierungsmuster zu erzeugen. Diese können beispielsweise in einer Nachschlagtabelle 40 gespeichert werden, die in dem Treiberchip positioniert werden kann, oder kann sich alternativ im Systemspeicher befinden, abhängig von dem speziellen Entwurf. Die Tabelle kann auch kleiner gemacht werden, unter Verwendung geeigneter Datenkomprimierungstechniken. Der Bedarf an einer Nachschlagtabelle hat jedoch zusätzliche Kostenimplikationen in dem endgültigen System, und ein Verfahren, das den Bedarf an einer Nachschlagtabelle 40 aufhebt, wäre vorzuziehen.
Ein zusätzlicher Nachteil bei kombinatorischen Suchtechniken ist die Schwierigkeit des effizienten Findens von Lösungen mit speziellen Eigenschaften, wie z. B. Mehrleitungsadressieren. Diese Eigenschaften werden nachfolgend näher beschrieben.
Ein zweites Verfahren zum Erzeugen von Aktivierungsmustern wurde untersucht, das es ermöglicht, daß dieselben direkt aufgebaut werden, anstatt gesucht werden, und basiert auf einer Verbindung, die zwischen Sätzen von Aktivierungsmustern entdeckt wurde, die die erforderlichen Eigenschaften besitzen, und die in der Codiertheorieliteratur als Konstantgewichtscodes bekannt sind. Ein Konstantgewichtscode mit Parametern (n, d, c) ist ein Satz von Binärwörtern s mit der Länge n (die als Codewörter bezeichnet werden), wobei jedes Wort genau c Einsen enthält und jedes Paar von Wörtern einen Hamming-Abstand von zumindest d aufweist. Der Hamming-Abstand eines Paares von binären Wörtern ist einfach die Anzahl von Positionen, in denen sich dieselben unterscheiden, d. h. in denen ein Wort eine 1 hat und das andere eine 0.
Konstantgewichtscodes sind von wesentlicher Bedeutung bei der Codiertheorie und haben deswegen viel Aufmerksamkeit auf sich gezogen, siehe Brouwer u. a., supra, und F. J. MacWilliams und N. J. A. Sloane, „The Theory of Errorcorrecting Codes (6th Edition)", North-Holland, Amsterdam, 1993.
Die genaue Entsprechung zwischen diesen Codes und Sätzen von Aktivierungsmustern mit den erforderlichen Eigenschaften ist wie folgt: es gibt einen Konstantgewichtscode mit Parametern (n, d, c) mit N Codewörtern, falls und nur falls ein Satz von N-Längen-n-Aktivierungsmustern existiert, mit c Verbindungen pro Zeilenelektrode und maximalem Übersprechen v = c – d/2. Diese Codewörter werden verwendet, um Verbindungen von Treiberleitungen zu Elektroden zu spezifizieren. Folglich verursacht jedes Codewort ein Aktivierungsmuster für eine Zeilenelektrode auf die folgende Weise. Falls es eine 1 in der i-ten Position in einem Codewort gibt, dann wird eine Verbindung zwischen der Elektrode und der i-ten Treiberleitung hergestellt, andernfalls wird keine Verbindung hergestellt. Auf diese Weise ist jede Zeilenelektrode mit c Treiberleitungen verbunden und jedes Paar von Elektroden hat höchstens v = c – d/2 üblicherweise verbundene Treiberleitungen.
Diese Entsprechung ermöglicht es, daß die bestehende Theorie von Konstantgewichtscodes auf einen Aufbau und die Auswertung von Sätzen von Aktivierungsmustern angewendet werden kann und daß sinnvolle neue Ergebnisse von zusätzlichen Vorteilen abgeleitet werden.
Der Erfolg dieses Lösungsansatzes hängt vom Finden von Verfahren ab, die sowohl flexibel (bezüglich des Bereichs der Parameter, für die Sätze von Aktivierungsmustern aufgebaut werden können) als auch effizient sind (bezüglich des Herstellens von Sätzen mit einer Aktivierungsmusterlänge n, die im Vergleich zu dem Parameter N klein ist). 11 vergleicht die Lösungen für N mit n, die durch konstruktive und kombinatorische Verfahren gefunden wurden, für den Fall von c = 6 und v = 2. Für diese Parameter wurden nur einige wenige geeignete konstruktive Lösungen gefunden, und die resultierenden Werte von N/n sind in diesem Fall ähnlich wie diejenigen von Brute-Force-Lösungen. Außerdem ist in 11 eine theoretische obere Grenze auf dem Wert von N gezeigt, wie es beschrieben ist in S. M. Johnson, „Upper Bounds for Constant Weight Error Correcting Codes", Discrete Mathematics, Bd. 3 (1972), 109–124.
Es wurde erkannt, daß das Verwenden konstruktiver Verfahren zum Erzeugen von Sätzen von Aktivierungsmustern Sätze erzeugen kann, die mehrere Merkmale aufweisen, die dieselben im Vergleich zu Lösungen, die durch Suchtechniken erhalten werden, vorteilhaft macht. Das Erhalten solcher Merkmale erfordert eine neuartige und mathematisch hochentwickelte Analyse der speziellen Aufbaumethoden, ein Schlüsselschritt in solch einer Analyse ist es, sowohl (a) eine feste Entsprechung zwischen den Aktivierungsmustern und der Elektrodenanzahl zu erhalten und (b) ein Verfahren zu erhalten, das, wenn es mit einer solchen Zahl präsentiert wird, das entsprechende Aktivierungsmuster erzeugt. Das Verfahren und die Entsprechung sind für den speziellen Codeaufbau spezifisch.
Ein erster Vorteil ist es, daß eine solche Entsprechung und ein solches Verfahren den Bedarf überflüssig machen können, eine volle Nachschlagtabelle zu verwenden, weil die Aktivierungsmuster während des Betriebs erzeugt werden können, wie sie benötigt werden, anstatt in dem ROM gespeichert zu werden. Das Verfahren kann sehr schnell, speichereffizient und für eine Implementierung in Hardware geeignet sein.
Ein zweiter Vorteil, der erneut durch genaue Analyse der mathematischen Struktur des Codes offenbart wird, ist, daß gut gewählte Entsprechungen ein Mehrfachleitungsadressieren ermöglichen können, bei dem mehr als eine Elektrode zu einem Zeitpunkt von einem einzigen Aktivierungsmuster getrieben wird. Genauer gesagt, Mehrfachleitungsadressieren kann effizient in Hardware oder durch einen programmierten Computer implementiert werden, wobei Aktivierungsmuster während dem Betrieb erhalten werden. Darüber hinaus macht es die Auswahl der Korrespondenz manchmal eine Hierarchie von Mehrfachleitungsadressiermodi möglich, wobei der Anzeigeraum unterteilt ist in fortlaufend feinere Partitionen, die einzeln durch Aktivierungsmuster adressiert werden können, die ebenfalls während des Betriebs erhalten werden.
Drei konstruktive Verfahren zum Erhalten von Konstantgewichtscode (und den entsprechenden Sätzen von Aktivierungs mustern) werden nun näher erörtert. Der Kürze halber wird dieses Material in Mathematikersprache präsentiert und der Leser kann den Rat eines Mathematikers suchen, der ein Fachmann auf dem Gebiet der Codiertheorie und der Arithmetik von finiten Feldern ist, oder beim Interpretieren der folgenden Erörterung die relevante Literatur zu rate ziehen. Die drei Konstruktionen werden von finiten Geometrien, von Differenzfamilien und von der Verknüpfung von Codes erhalten.
Zwei Typen von Adressierschemata wurden auf der Basis von finiten Geometrien entwickelt: ein Typ auf der Basis von „affinen Geometrien" und der andere Typ auf der Basis von „projektiven Geometrien". Die folgende Tabelle 3 gibt die Parameter einer Anzahl von geometrischen Adressierschemata, die Parameter von praktischem Interesse aufweisen, „AG" steht für affine Geometrie und „PG" steht für projektive Geometrie: TABELLE 3
TABELLE 3
Die spezifischen Parameter, die für die affinen Schemata (bezeichnet mit AG(d, q) in der obigen Tabelle) erreichbar sind, sind: n = q^d, c = q, v = 1 und N = q^2d–2; und für die projektiven Schemata (bezeichnet mit PG(d, q) in der obigen Tabelle): n = q^d + q^d–1, c = q + 1; v = 1 und N = q^2d–2, wobei d eine positive Ganzzahl ist und q eine Potenz einer Primzahl ist. Beide dieser Familien sind sehr effizient, da sie ein Verhältnis von N zu n aufweisen, das im Groben ein Bruchteil 1 – (1/q) von demjenigen ist, das für ein optimales Adressierschema mit den gleichen Werten von n, c und v möglich ist. Das Verhältnis von N u n ist grob q^d–2 und erhöht sich daher rasant, wenn sich d erhöht.
Beide dieser Familien von Schemata haben sehr spezielle Eigenschaften, die direkt verwandt sind mit der geometrischen Natur. Eine Erklärung dafür und die Konsequenzen desselben bezüglich des affinen Falls wird nun beschrieben, und sehr ähnliche Anmerkungen gelten auch für den projekti ven Fall. Wenn man den echten dreidimensionalen Raum um uns herum betrachtet, kann derselbe als aus einer unendlichen Anzahl von Punkten und darin enthaltenen geraden Linien angesehen werden, wobei zwei Linien die Eigenschaften aufweisen, daß dieselben sich entweder in genau einem Punkt des Raumes treffen oder sich nicht treffen. Daher treffen sich alle zwei Leitungen in höchstens einem Punkt. Dies ist die Geometrie von Euclid. Eine Linie kann beispielsweise als aus den Punkten zusammengesetzt angesehen werden, die dieselbe enthält. Der dreidimensionale Raum enthält auch höherdimensionale Varianten von Linien, die als Ebenen bezeichnet werden. Eine Ebene kann als aus einem Satz von parallelen Leitungen gebildet angesehen werden, oder aus den Punkten, die dieselbe enthält. Gemäß Euclid ist eine Linie entweder vollständig in einer Ebene enthalten oder trifft dieselbe in einem Punkt oder ist parallel zu derselben. Die Punkte von Linien und Ebenen können durch einfache Gleichungen beschrieben werden.
Um Konfigurationscodes zu erhalten, muß zunächst eine Entsprechung oder Abbildung zwischen den Punkten dieses Raums und der Treiberleitungen gewählt werden, und zweitens wird eine Entsprechung zwischen den Linien dieses Raums und den Anzeigeleitungen gewählt. Unter Verwendung der zweiten Entsprechung kann eine Anzeigeleitung genommen werden, die Gleichung der entsprechenden Linie im Raum kann gefunden werden, die Gleichung kann verwendet werden, um den Satz von Punkten auf dieser Linie zu berechnen, und dann kann unter Verwendung der ersten Entsprechung der Satz von Treiberleitungen, die diesem Satz von Punkten entsprechen, gefunden werden. Das Aktivierungsmuster für die Anzeigeleitung kann dann definiert werden als das Muster, das in dem entsprechenden Satz von Treiberleitungen aktiv ist. Die Impedanznetzwerkkonfiguration für diese Anzeigeleitung verbindet den geeigneten Satz von Treiberleitungen mit der Elektrode. Weil sich zwei Linien in dem Raum höchstens an einem Punkt treffen, können zwei Aktivierungsmuster an höchstens einer Stelle überlappen. Daher ist es möglich, Sätze von Aktivierungsmustern mit den erforderlichen Nebensprecheigenschaften zu erhalten.
Die Geometrien, die tatsächlich verwendet werden, sind nicht die des echten Raums, sondern mathematische Abstraktionen desselben, die als affine und projektive Geometrien bezeichnet werden. Diese unterscheiden sich hauptsächlich auf zwei Weisen vom echten Raum: die Räume sind finit, das heißt dieselben enthalten eine finite Anzahl von Linien und Punkten; und höherdimensionale Räume werden verwendet. In der Tat ist der Parameter d, der oben erwähnt ist, die tatsächlich verwendete Dimension. Diese Geometrien haben jedoch die gleichen Grundeigenschaften, daß sich Punkte, Linien, Ebenen usw. auf erwartete Weise schneiden. Der mathematischen Zweckmäßigkeit halber ist es angemessen, mit Räumen zu arbeiten, bei denen die Anzahl von Punkten auf einer Linie entweder q ist (in dem affinen Fall) oder q + 1 (in dem projektiven Fall), wobei q eine Potenz der Primzahlnummer ist. Folglich haben die Endaktivierungsmuster (die Linien des Raums entsprechen) entweder q oder q + 1 aktive Positionen. Diese finiten Räume haben (im allgemeinen) weit mehr Linien als Punkte und haben daher ein hohes Verhältnis von N zu n.
Von großer Wichtigkeit ist die Auswahl von Entsprechungen (oder Abbildungen) zwischen Punkten des Raums und Treiberleitungen, und Linien des Raums und Elektrodenleitungen: durch Durchführen einer sorgfältigen Auswahl dieser Entsprechungen ist es möglich, effiziente Verfahren zum Berechnen des Aktivierungsmusters zu entwickeln, das für eine spezielle Anzeigeleitung benötigt wird. Diese Verfahren bilden dieses Problem im wesentlichen in ein Problem des Berechnens der Punkte auf einer Linie in der geeigneten finiten Geometrie um. Dieselben sind sehr effizient und entweder für eine Hardwareimplementierung oder eine programmierte Computerimplementierung geeignet. Die Einzelheiten eines Verfahrens, das auf affinen Geometrien basiert, wird nachfolgend in dieser Beschreibung beschrieben.
Wenn daran erinnert wird, daß eine Linie eine Ebene in höchstens einem Punkt trifft oder vollständig in derselben enthalten ist, falls alle Treiberleitungen, die den Punkten einer Ebene entsprechen, aktiviert sind, wird der Satz von Anzeigeleitungen, die dem Satz von Linien des finiten Raums entsprechen, die die gewählte Ebene bilden, aktiviert. Darüber hinaus wird von jeder Anzeigeleitung, die nicht aktiviert werden soll, höchstens eine ihrer Treiberleitungen aktiviert, so daß das restliche Übersprechen nicht größer ist als vorher. Dies ist eine Konsequenz der Tatsache, daß jede Linie, die nicht in einer Ebene enthalten ist, diese Ebene in höchstens einem Punkt trifft. Daher können viele Anzeigeleitungen gleichzeitig aktiviert werden, ohne die anderen Anzeigeleitung in einem wesentlichen Ausmaß zu stören. Anstatt lediglich mit Ebenen zu arbeiten, ist es möglich, die Dimensionalität des Raums auszunutzen und mit allgemeineren (d – c) Dimensionsobjekten für 0 ≤ c < d zu arbeiten. Dies ermöglicht es, daß Sätze von Anzeigeleitungen mit einer Vielzahl von unterschiedlichen Größen adressiert werden. Die gleichen Grenzen für Übersprechen gelten nach wie vor. Indem eine noch sorgfältigere Auswahl der Abbildungen zwischen dem finiten Raum und den Treiber- und Auswahlleitungen durchgeführt wird, kann es angeordnet werden, daß bestimmte Ebenen (und höherdimensionale Strukturen) zusammenhängenden Abschnitten der Anzeige der geeigneten Größe entsprechen. Darüber hinaus haben die Sätze von Treiberleitungen, die Aktivierung erfordern, um eine solche Region zu adressieren, eine relativ einfache Struktur und können während des Betriebs berechnet werden.
Zusammenfassend wurde für jedes c mit 0 ≤ c < d ein effizientes Verfahren entwickelt, zum Adressieren von Sätzen von q^2d–2c–2 aufeinanderfolgenden Anzeigeleitungen (d. h. ein Bruchteil von 1/q^2c aller Anzeigeleitungen). Somit kann die Anzeige in q^2c Segmente unterteilt werden, und jedes Segment kann effizient mit minimalem Übersprechen für die anderen Segmente adressiert werden. Die q^d–c–1 Treiberlei tungen, die aktiviert werden müssen, sind leicht zu berechnen. Es ist auch möglich, Bereiche mit Zwischengrößen zu aktivieren, unter Verwendung von ähnlichen Techniken, auf Kosten des erhöhten Übersprechens für die Anzeigeleitungen, die nicht aktiviert werden sollen. Daher ist ein sehr einfaches Verfahren zum Adressieren von Segmenten des Bildschirms in einer hierarchischen Anordnung vorgesehen, mit d Auflösungspegeln.
Die Einzelheiten eines Verfahrens, das auf affinen Geometrien basiert, werden nun beschrieben. Es wird angenommen, daß der Leser mit finiten Feldern und deren Arithmetik vertraut ist und ausreichend mathematische Kenntnisse hat.
Nachfolgend bezeichnet F_q das finite Feld mit q Elementen und Z_q bezeichnet den Satz von Ganzzahlen {0, 1,..., q – 1}. Man lasse Φ jede Abbildung von Z_q auf F_q sein und γ jede Abbildung von F_q auf Z_q. Zunächst werden zwei Abbildungen spezifiziert, Φ und Γ. Lasse D eine Ganzzahl mit 0 ≤ D < q^2d–2 sein, was die Anzahl einer Anzeigeleitung darstellt. Schreibe: D = D_2d–3q^2d–3 + D_2d–4q^2d–4 + ... + D₁q + D₀, wobei 0 ≤ D_i < q, so daß (D₀, D₁, ..., D_2d–3) die Basis-q-Darstellung von D ist. Definiere nun: Φ(D) = (x, y) wobei x = (0, Φ(D2d–3), Φ(D2d–5), ...., Φ(D1)) und Y = (1, Φ(D2d–4), Φ(D2d–6), ..., Φ(D0) )
Hier bezeichnen 0 und 1 die entsprechenden Elemente von F_q.
Die zweite Γ bildet Vektoren der Länge d über F_q auf Ganzzahlen A mit 0 ≤ A < q^d ab, die Treiberleitungen darstellen. Lasse x = (x₀, x₁,.... x_d–1) sein, wobei x_i ∈ F_q. Definiere: Γ(x) = γ(x0)qd–1 + γ(x1) qd–2 + ... + γ(xd–1).
Die Verbindung der Treiberleitungen und Anzeigeleitungen ist nun spezifiziert: für jede Ganzzahl D mit 0 ≤ D < q^2d–2:

– Berechne (x, y) = Φ(D);
– unter Verwendung von F_q-Arithmetik, Berechne für jeden μ ∈ F_q, den Vektor z_μ = μx + (1 – μ)y (dieser Schritt wird wirksamer ausgeführt, indem zunächst der Vektor z = (x – y) berechnet wird und dann die Vektoren (μz + y); und
– Verbinden der q-Treiberleitungen, die mit Γ(z_μ), μ ∈ F_q numeriert sind, um die Leitung Nummer D anzuzeigen.

Diese Berechnungen müssen nur einmal durchgeführt werden, wenn das Adressiersystem hergestellt wird. Wenn das System verwendet wird, werden zum Berechnen der Treiberleitungen, die für eine spezielle Anzeigeleitung D aktiviert werden sollen, die folgenden Schritte durchgeführt:

– Berechne (x, y) = Φ(D);
– unter Verwendung von F_q-Arithmetik, Berechne für jeden μ ∈ F_q, den Vektor z_μ = μx + (1 – μ)y; und
– Aktiviere die q-Treiberleitungen, die mit Γ(z_μ), μ ∈ F_q numeriert sind.

Die Berechnungen, die erforderlich sind, um eine der obigen Operationen durchzuführen, sind besonders einfach, wenn q = 2^t oder wenn q eine Primzahl ist. Bei der obigen Beschreibung definiert das Paar (x, y) eine Linie der affinen Geometrie AG(d, q) der Dimension d über F_q; dies ist die eindeutige Linie der Geometrie, die sowohl durch den Punkt x als auch y verläuft. Die Vektoren z_μ, wobei μ ∈ F_q ist, stellen die Punkte auf dieser Linie dar.
Als ein spezifisches Beispiel lasse man q = 4 = 22 und d = 3 sein. Die Elemente von F₄ sind durch die binären Vektoren der Länge 2 dargestellt: 00, 10, 01, 11. Mit dieser Darstellung wird eine Addition von Feldelementen durch komponentenweise XOR-Verknüpfung von Vektoren erreicht, während eine Multiplikation wie in der folgenden Tabelle 4 spezifiziert ist: TABELLE 4
Es gibt daher q^d = 64 Treiberleitungen und q^2d–2 = 256 Anzeigeleitungen. Lasse Φ die Abbildung Φ(0) = 00, Φ(1) = 10, Φ(2) = 01, Φ(3) = 11 sein und lasse y = Φ^–1 sein. Somit ist Φ(a₀ + 2a₁) = a₀a₁ ∈ F₄ und γ((a₀a₁)) = a₀ + 2a₁. Um die Treiberleitungen zu berechnen, die für die Anzeigeleitung 114 aktiviert werden sollen, ist z. B. in der Basis-4: 114 = 1 × 43 + 3 × 42 + 0 × 41 + 2 × 40 und daher Φ(114) = (x, y), wobei: x = (0, Φ(1), Φ(0)) = (00, 10, 00); und y = (1, Φ(3), Φ(2)) = (10, 11, 01).
Dann: z00 = 00x + 10y = (10, 11, 01); z10 = 10x + 00y = (00, 10, 00); z01 = 01x + 11y = (11, 00, 10); und z11 = 11x + 01y = (01, 01, 11) und so ergibt das Berechnen der Adresse Γ(z_μ): Γ(z00) = 1 × 16 + 3 × 4 + 2 = 30; Γ(z10) = 0 × 16 + 1 × 4 + 0 = 4; Γ(z01) = 3 × 16 + 0 × 4 + 0 = 49; und Γ(z11) = 2 × 16 + 2 × 4 + 3 = 43.
Folglich ist es notwendig, die Treiberleitungen 4, 30, 43 und 49 mit der Anzeigeleitung 114 zu verbinden und, wenn dieselben die Aufgabe bekommen, die Anzeigeleitung 114 zu aktivieren, die obigen Berechnungen durchzuführen. Diese Berechnungen sind eindeutig für eine Implementierung in Hardware geeignet.
Wirksame Prozeduren zum Aktivieren von Abschnitten der Anzeige sind vorgesehen. Man nehme an, 0 ≤ c < d, und es wird gewünscht, den Satz von q^2–(2c+2) aufeinanderfolgende Anzeigeleitungen zu aktivieren, die numeriert sind: D2d–3q2d–3 + D2d–4q2d–4 + ... + D2d–(2c+1)q2d–(2c+1) + D2d–(2c+2)q2d–(2c+2) + j wobei D_2d–3 ..., D_2d–(2c+2) fest sind und 0 ≤ j < q^2d–(2c+2) beliebig ist. Dies ist ein Bruchteil 1/q^2c aller der Anzeigeleitungen. Dann ist es notwendig, den Satz von Treiberleitungen zu aktivieren, der numeriert ist: qd–1γ(v) + qd–2γ(α1 – v(α1 – β1)) + ... + qd–c–1γ(αc – v(αc – βc)) + j wobei v ∈ F_q und 0 ≤ j < q^d–c–1 beliebig sind und α_i = Φ(D_2d–(2i+1)), β_i = Φ(D_2d–(2i+2)) für 1 ≤ i < c.
Die Anzahlen der Treiberleitungen, die diesen Punkten entsprechen, sind wieder ziemlich einfach zu berechnen. Es sind exakt die Zahlen, die eine Basis-q-Darstellung aufweisen, die bei den d – c – 1 niedrigstwertigen Ziffern beliebig ist, und die bei den c + 1 höchstwertigsten Ziffern auf q von q^c+1-Werten beschränkt ist. Die Komplexität (bezüglich der Anzahl von Feldoperationen) des Berechnens dieser Ziffern erhöht sich linear mit cq. Wenn dieser Satz von Treiberleitungen aktiviert ist, wird höchstens eine Treiberleitung für jede andere Anzeigeleitung aktiviert.
Wie es vorher erwähnt wurde, erfordert das Verständnis der obigen Erörterung einen gewissen Grad an mathematischer Kenntnis. Ein Beispiel des Finite-Geometrie-Verfahrens wird nun in einfacheren mathematischen Begriffen beschrieben, wobei die Verwendung finiter Felder vermieden wird.
Bei dem Beispiel dieses Verfahrens sind die Parameter N = 256, n = 64, c = 4 und v = 1 und die Grundeinheiten der Berechnung für die Codeparameter sind die Ganzzahlen 0, 1, 2 und 3. Zwei 4 × 4-Tabellen werden verwendet, die zwei kommutative binäre Operationen ⊕, ⊙ an den Ganzzahlen umfassen, wie es in Tabelle 5 bzw. 6 gezeigt ist:
Vorausgesetzt, daß die Adresseeiner Anzeigeleitung D ist, wobei 0 ≤ D < 256, kann die Adresse als ein Länge-4-Vektor (D₃, D₂, D₁, D₀) dargestellt werden, wobei 0 ≤ _iD < 4, so daß D = (64D₃) + (16D₂) + (4D₁) + D₀. Die folgenden Schritte werden dann durchgeführt:

1. ein Länge-3-Vektor x wird bestimmt, so daß x = (0, D₃, D₁);
2. ein Länge-3-Vektor y wird bestimmt, so daß y = (1, D₂, D₀);
3. ein Länge-3-Vektor z = (Z₂, Z₁, Z₀) wird dann berechnet, so daß z = x⊕y. Anders ausgedrückt, z = (1, D₃⊕D₂, D₁⊕D₀);
4. dann wird für jeden der Werte einer Ganzzahl A = 0, 1, 2, 3 ein jeweiliger Länge-3-Vektor z _A = (z_2,A, z_1,A, z_0,A) berechnet, so daß z _A = y⊕(A⊙z) . Anders ausgedrückt: z_0,A = y₀⊕(A⊙z₀), z_1,A = y₁⊕(A⊙z₁) und z_2,A = y₂⊕(A⊙z₂); und
5. für jede der Ganzzahlen A = 0, 1, 2, 3 wird dann eine jeweilige Ganzzahl B_A berechnet, so daß B_A = (16z_2,A) + (4z_1,A) + (z_0,A) , und so daß 0 ≤ B_A < 64.

Der Satz von vier Ganzzahlen B₀, B₁, B₂ und B₃ sind die Anzahlen der vier der 64 Treiberleitungen, die bei dem Aktivierungsmuster für die spezielle Anzeigeleitung D stimuliert werden sollen. Ferner ist der Satz von vier Ganzzahlen B₀, B₁, B₂ und B₃ die Anzahl der vier der 64 Treiberleitungen, mit denen die Anzeigeleitung mit der Nummer D durch ihre jeweiligen vier Widerstände 26 verbunden sein sollte.
Als ein Beispiel sind die Werte für die Anzeigeleitung mit der Nummer D = 114, die unter Verwendung des obigen Verfahrens berechnet werden:
D = 114 oder (D₃, D₂, D₁, D₀) = (1, 3, 0, 2) x = (0, 1, 0) y = (1, 3, 2) z = (1, 1⊕3, 0⊕2) = (1, 2, 2) z 0 = (1⊕(0⊙1), 3⊕(0⊙2 ), 2⊕(0⊙2 )) = (1, 3, 2) z 1 = (1⊕(1⊙1), 3⊕(1⊙2), 2⊕(1⊙2)) = (0, 1, 0) z 2 = (1⊕(2⊙1), 3⊕(2⊙2), 2⊕(2⊙2)) = (3, 0, 1) z 3 = (1⊕(3⊙1), 3⊕(3⊙2), 2⊕(3⊙2)) = (2, 2, 3) B0 = (1 × 16) + (3 × 4) + 2 = 30 B1 = (0 × 16) + (1 × 4) + 0 = 4 B2 = (3 × 16) + (0 × 4) + 1 = 49 B3 = (2 × 16) + (2 × 4) + 3 = 43
Anders ausgedrückt, die Anzeigeleitung, die mit 114 numeriert ist, sollte durch ihre Widerstände 26 mit den Treiberleitungen, die mit 4, 30, 43 und 49 numeriert sind, verbunden sein, und um die Anzeigeleitung zu adressieren, die mit 114 numeriert ist, sollten die Treiberleitungen, die mit 4, 30, 43 und 49 numeriert sind, stimuliert werden.
Die Einzelheiten eines Verfahrens auf der Basis projektiver Geometrien werden nun beschrieben. Die Verbindung zwischen diesem Verfahren und der darunterliegenden Geometrie ist in der Wesensart ähnlich wie die oben beschriebene in dem Fall von affinen Geometrien und ist für einen Fachmann auf diesem Gebiet der entsprechenden mathematischen Disziplinen verständlich.
Nachfolgend wird Φ jede Abbildung von Z_q auf F_q und γ jede Abbildung von F_q auf Z_q. Zunächst werden zwei weitere Abbildungen spezifiziert, Φ und Γ. Man lasse D eine Ganzzahl mit 0 ≤ D < q^2d–2 sein, die die Nummer einer Anzeigeleitung darstellt. Schreibe: D = D_2d–3q^2d–3 + D_2d–4q^2d–4 + ... + D₁q + D₀, wobei 0 ≤ D_i < q, und definiere Φ(D) = (x, y) wobei
x = (1, 0, Φ(D_2d–3), Φ(D_2d–5), ..., Φ (D₁)) und
y = (1, 1, Φ(D_2d–4), Φ(D_2d–6), ..., Φ(D₀))
Somit sind x und y Länge d + 1 Vektoren über F_q.
Die zweite Γ ist definiert auf einem Teilsatz der Länge-d+1-Vektoren über F_q und erzeugt Ganzzahlen A mit 0 A < (q^d + q^d–1). Dieselbe ist wie folgt definiert: Γ(1, x1, ..., xd) = γ(x1)qd–1 + γ(x2)qd–2 + ... + γ(xd) und Γ(0, 1, x2, ..., xd) = qd + 0·qd–1 + γ(x2)qd–2 + ... + γ(xd)
Die Verbindung der Treiberleitungen und Anzeigeleitungen ist nun spezifiziert:

– Berechne (x, y) = Φ(D);
– unter Verwendung von F_q-Arithmetik, Berechne den Vektor z_∞ = –x + y und, für μ ∈ F_q, ist der Vektor z_μ = μx + (1 – μ)y; und
– Verbinde die q+1-Treiberleitungen, die mit T(z_∞) und Γ(z_μ) numeriert sind, μ ∈ F_q, mit der Anzeigeleitung Nummer D.

Diese Berechnungen müssen nur einmal ausgeführt werden, wenn das Adressiersystem hergestellt wird. Wenn das System verwendet wird, werden zum Berechnen der Treiberleitungen, die für eine spezielle Anzeigeleitung D aktiviert werden sollen, die folgenden Schritte durchgeführt:

– Berechne (x, y) = Φ(D);
– unter Verwendung von F_q-Arithmetik, Berechne den Vektor z_∞ = –x + y und für jeden μ ∈ F_q, den Vektor z_μ = μx + (1 – μ)y; und
– Aktiviere die q+1-Treiberleitungen, die mit Γ(z_∞) und Γ(z_∞) numeriert sind, μ ∈ F_q.

Eine wirksame Prozedur zum Erhalten von Mehrfachleitungsadressieren bei diesem projektiven Adressierschema wird nun beschrieben.
Man nehme an, daß 0 ≤ c < d, und daß es gewünscht wird, den Satz von q^2d–(2c+2) aufeinanderfolgender Anzeigeleitungen zu aktivieren, die wie folgt numeriert sind: D2d–3q2d–3 +D2d–4 q2d–4 + ... + D2d–(2c+1)q2d–(2c+1) + D2d–(2c+2)q2d–(2c+2) + j wobei D_2d–3, ..., D_2d–(2c+2)) festgelegt sind und 0 ≤ j < q^2d–(2c+2) beliebig ist. Dies ist ein Bruchteil 1/q^2c aller Anzeigeleitungen bei diesem projektiven Schema. Schreibe: α_i = Φ(D_2d–(2i+1)) und β_i = Φ(D_2d–(2i+2))) für 1 ≤ i ≤ c. Dann ist es notwendig, den Satz von Treiberleitungen zu aktivieren, die wie folgt numeriert sind: qd–1γ(σ) + qd–2γ(α1 – σ(α1 – β1)) + ... + qd–c–1γ(αc – σ(αc – βc)) + j wobei σ ∈ F_q und 0 ≤ j < q^d–c–1 beliebig sind und auch die Treiberleitungen numeriert sind: qd + qd–2γ(β1 – α1) + ... + qd–c–1γ(βc – αc) + j, wobei 0 ≤ j < q^d–c–1 beliebig ist.
Diese q^d–c–1(q + 1)-Adressen können ohne weiteres von den Werten von α₁ und β₁ unter Verwendung von Arithmetik in F_q berechnet werden. Die Komplexität (bezüglich der Anzahl von Feldoperationen) beim Berechnen des Satzes von Adressen erhöht sich linear mit cq. Somit kann die Anzeige unterteilt werden in q^2c Segmente, und jedes Segment kann effizient adressiert werden. Das Übersprechen für die anderen Segmente der Anzeige ist höchstens 1. Es ist auch möglich, zwischengroße Bereichen unter Verwendung ähnlicher Techniken zu aktivieren, auf Kosten erhöhten Übersprechens für die Anzeigeleitungen, die nicht aktiviert werden sollen. Dadurch wird ein sehr einfaches Verfahren zum Adressieren von Segmenten der Anzeige in einer hierarchischen Anordnung geliefert, mit d Auflösungspegeln.
Die zweite Familie von Adressierschemata auf der Basis von Differenzfamilien wird nun beschrieben. Für Hintergrundinformationen wird Bezug genommen auf T. Beth, D. Jungnickel und H. Lenz, „Design Theory", Cambridge University Press, 1993. Diese Schemata haben alle v = 1 und kleine Werte von c. Typischerweise ist c = 3, 4, 5 oder 6, obwohl größere Werte von c möglich sind. Dieselben erlauben eine relativ flexible Auswahl von n. Die Anzahl von Anzeigeleitungen N ist gleich n(n – 1)/c(c – 1) für diese Schemata. Dies ist in der Tat die größtmögliche Anzahl von Anzeigeleitungen für jedes Schema, vorausgesetzt die Parameter n, c und v = 1.
Für diese Schemata wurden Adressierverfahren entwickelt. Dieselben sind ziemlich effizient und erfordern typischerweise, daß N Bits an Informationen gespeichert werden und daß einige einfache Berechnungen durchgeführt werden (im schlimmsten Fall einige Berechnungen in einem finiten Feld). Beispiele von spezifischen Parametern, für die die Differenzfamilienschemata aufgebaut werden können, sind wie folgt:

– für c = 3, n wird gewählt, so daß n = 1 oder 3 mod 6, d. h. n wird gewählt aus 3, 7, 9, 13, 15, 19, 21, .....
– für c = 4, n wird gewählt aus 25, 37, 61, 73, 97, 109, 181, 229, 241, 277, 337, 409, 421, 457, .....
– für c = 5, n wird gewählt aus 41, 61, 81, 241, 281,
– für c = 6, n wird gewählt aus 31, 91, 121, 151, 181, 211, 241, 271, 331, 421, 541, 571, 631, 691, .....

In T. Beth u. a., supra, gibt es eine Anzahl von Konstruktionen von Differenzfamilien über Gruppen. Alle diese Konstruktionen können verwendet werden, um Adressierschema mit optimalen Werten von N für viele unterschiedliche Werte von n, c und v = 1 herzustellen.
Die Einzelheiten eines Adressierverfahrens für einen speziellen Satz von Differenzfamilien werden nun gegeben. Die Modifikationen, die erforderlich sind, um dieses Verfahren an die anderen Differenzfamilienschemata, auf die oben Bezug genommen wurde, anzupassen, können ohne weiteres von der folgenden Beschreibung abgeleitet werden.
Man nehme an, daß q = 1 mod 12 eine Potenz einer Primzahl ist, und man nehme an, daß (–3)^(q–1)/4 α₁ – β₁) ≠ 1 in F_q. Dann erzeugt das Verfahren ein Schema mit Parametern N = q(q – 1)/12, n = q, c = 4 und v = 1. Lasse a ein Grundelement in F_q sein, d. h. ein Element einer multiplikativen Ordnung q–1, und ∈ = α^(q–1)/3. Definiere B_i = {0, α²ⁱ, ∈α²ⁱ, ∈²α²ⁱ}, wobei 0 ≤ i < (q – 1)/12. Nachfolgend lasse Φ jede Abbildung von Z_q auf F_q sein, und γ jede Abbildung von F_q auf Z_q.
Die Verbindung von Treiberleitungen und Anzeigeleitungen ist nun spezifiziert. Für jedes D, 0 ≤ D < q(q – 1)/12:

– Berechne Ganzzahlen D₀, D₁ mit 0 ≤ D₀ < q und 0 ≤ D_–1 < (q – 1)/12, so daß D = D₁q + D₀.
– unter Verwendung von F_q-Arithmetik, Berechne den Satz
– Verbinde die vier Treiberleitungen mit diesen Nummern mit der Anzeigeleitung mit der Nummer D.

Diese Berechnungen müssen nur einmal durchgeführt werden, wenn das Adressiersystem hergestellt wird. Wenn das System verwendet wird, werden die folgenden Schritte zum Berechnen der Treiberleitungen ausgeführt, um eine spezielle Anzeigeleitung D zu aktivieren:

– Berechne Ganzzahlen D₀, D₁ mit 0 ≤ D₀ < q und 0 ≤ D_–1 < (q – 1)/12, so daß D = D₁q + D₀.
– Unter Verwendung von F_q-Arithmetik, Berechne den Satz
wobei „+" eine Addition in dem finiten Feld F_q bezeichnet.
– Aktiviere die vier Treiberleitungen mit diesen Nummern.

Diese Berechnungsschritte können effizient ausgeführt werden, entweder unter Verwendung von F_q-Arithmetik oder unter Verwendung von F_q-Arithmetik in Kombination mit Nachschlagtabellen, die die Elemente der Sätze B_i, 0 ≤ i < (q – 1)/12 enthalten.
Eine dritte Familie von Schemata basiert auf Verkettung, die ein sehr leistungsfähiges Verfahren des Codeaufbaus ist. Eine Einführung in die Verkettung wird geliefert in F. J. MacWilliams und N. J. A. Sloane, „The Theory of Error-Correcting Codes", Elsevier Science, North-Holland, 1977, 307–315. Für weitere Hintergrundinformationen wird verwiesen auf N. Q.A, K. Györfi und J. L. Massey, „Constructions of Binary Constant Weight-Cyclic Codes and Cyclically Permutable Codes", IEEE Transactions on Information Theory, IT-38 (1992), 940–949; und O. Moreno, Z. Zhang, P. V. Kumar und V. A. Zinoviev, „New Constructions of Optimal Cyclically Permutable Constant Weight Codes", IEEE Transactions on Information Theory, IT-41, 448–455.
Die Verkettung kann verwendet werden, um eine sehr flexible Klasse von Adressierschemata zu erzeugen, von denen einige eine Leistungsfähigkeit aufweisen, die vergleichbar ist (bezüglich der Anzahl N von Anzeigeleitungen, die für einen bestimmten n, c, v adressiert sind) mit dem der oben beschriebenen geometrischen Schemata. Es ist auch möglich, effiziente Adressierschemata während dem Betrieb und in bestimmten Fällen Mehrfachzeilenadressierverfahren zu finden.
Die Parameter von verketteten Schemata sind ziemlich schwierig allgemein zu beschreiben, und erneut ist hier ein komplexes mathematisches Wissen erforderlich. Trotzdem lasse q₀, q₁, ..., q_–1 Primzahlpotenzen sein (nicht notwendigerweise bestimmte). Man nehme an, daß Q = II t1 / t=0q_i und q = min{q_i}. Ferner nehme man an, daß c und k Ganzzahlen sind, die 0 ≤ k ≤ c ≤ q erfüllen. Dann ist es unter Verwendung von Verkettungsverfahren möglich, eine Gesamtnetzwerkkonfiguration mit den Parametern N = Q_c, c, v = k – 1 und N = Q^k aufzubauen. Der Parameter N als ein Bruchteil der oberen
Fall werden Konfigurationen typischerweise mit einem Wert von N erhalten, der ein vernünftiger Bruchteil der oberen Grenze ist. Durch Auferlegen von Beschränkungen auf den Parameter Q, und umgekehrt auf q_i, ist es möglich, Konfigurationsfamilien zu erhalten.
Weitere Einzelheiten des Verkettungsaufbaus sind wie folgt. für 1 ≤ i < l, lasse N_i = II j-i / j=0 ¹q_i sein und lasse α_i,0, α_i,l,
wünscht, das Aktivierungsmuster zu berechnen, das der Anzeigeleitung D entspricht, wobei 0 ≤ D < Q^k ist. D kann in einer gemischten Basisdarstellung geschrieben werden: D = D_l–1N k / l1 + D_l–2N k / 12 + D₁N k / 1 + D₀, wobei 0 ≤ D_j < q k / j . Wiederum kann D_j geschrieben werden als ein Wort der Länge k in der Basis
ist aufgebaut, wobei yⁱ⁼⁰ = (y₀, ..., y_c–1) durch Definieren von y_j = γ₀(f₀(α_0,j)) + γ₁(f₁(α_1,j))N₁ + ... + γ_l–1(f_l–1(α_l–1,j ))N_l–1, wobei 0 ≤ j < c. Das Aktivierungsmuster für die Anzeigeleitung D hat dann in den c Positionen Einsen gesetzt: y_j + jQ, wo 0 ≤ j < c, und Nullen in jeder anderen Position.
Der konstante Gewichtscode, der diesem Aufbau zugrunde liegt, ist ein verketteter Code, bei dem der innere Code der binäre orthogonale Code der Länge Q ist und bei dem der äußere Code von einem direkten Produkt von Reed-Solomon- Codes, über finiten Feldern mit q_i Elementen erhalten wird, wobei 0 ≤ j ≤ l – 1.
Es ist daher ersichtlich, daß der Prozeß des Berechnens des Aktivierungsmusters für eine spezielle Anzeigeleitung D die Umwandlung von D zu einer gemischten Basisdarstellung erfordert, dann zu einer Liste von Polynomen f₀, ..., f_l–1, die an bestimmten Punkten ausgewertet werden (unter Verwendung von finiter Feldarithmetik). Die Ergebnisse dieser Auswertungen werden dann kombiniert, um die aktiven Positionen in der Struktur für die Leitung D zu bestimmen. Die Berechnungen (trotz der Komplexität der obigen Beschreibung) sind ziemlich einfach. Sie sind insbesondere einfach, wenn jedes q_i eine Primzahl ist anstatt einer Primzahlpotenz, weil es dann möglich ist, das Arithmetikmodul p zu verwenden. Dieselben sind sogar noch einfacher, wenn die p_i alle gleich sind.
Es sollte angemerkt werden, daß bei dem obigen Schema die Werte der Polynome f₀ die niedrigstwertigsten Ziffern (bei der gemischten Basisdarstellung von Nummern) der Positionen von Einsen in Aktivierungsmustern bestimmen. Falls es f₀ erlaubt wird, sich über alle möglichen Polynome (von einem Grad von höchstens k – 1) zu erstrecken, dann nehmen diese niedrigstwertigen Ziffern alle möglichen Werte an. Der Satz von Anzeigeleitungen, der dieser Schwankung bei den Polynomen f₀ entspricht, ist der Satz mit einigen festen Ziffern D₁, ..., D_l–1 und mit jedem Wert von D₀. Dies ist einfach ein Satz von q k / 0 aufeinanderfolgender Anzeigeleitungen. Somit ist es möglich, jeden von Q^k/q k / 0 Blöcken von aufeinanderfolgenden Anzeigeleitungen der Größe q k / 0 zu aktivieren, einfach durch Aktivieren eines leicht berechneten Satzes von cq₀ Anzeigeleitungen. Es ist auch möglich, daß jede andere Anzeigeleitung eine Netzwerkkonfiguration mit Übersprechen aufweist, immer noch höchstens v, im Vergleich zu diesem Gewicht-cq₀-Aktivierungsmuster.
Diese Gedanken können ausgedehnt werden, um die Aktivierung der Blöcke von (g₀q₁ ... q_r)^k Anzeigeleitungen zu ermöglichen, unter Verwendung von leicht berechneten Aktivierungsmustern mit dem Gewicht cq₀q₁ ... q_r, für jede Auswahl von r mit 0 ≤ r < 1. Das Übersprechen für andere Anzeigeleitungen ist nach wie vor höchstens v. Die Berechnungen sind nicht komplexer als vorher.
Zwei Beispiele des Verkettungsaufbaus sind nachfolgend gegeben und es gibt viele andere Möglichkeiten.
Bei dem ersten Beispiel eines verketteten Schemas ist c = 4 und v = 2. Nehme an, daß Q = 1, 4, 5, 7, 8 oder 11 mod 12. Dann ist Q ≠ 2 mod 4 und Q ≠ 0 mod 3. Somit ist der kleinste Primzahlpotenzdivisor von Q 4, daher kann man schreiben: Q = II i=l1 / i=0q_i wobei jedes q₁ eine Primzahlpotenz größer oder gleich 4 ist. Daher ist q = min q₁ ≥ 4. Somit können t = 4 und k = 3 genommen werden, um eine Konfiguration zu erhalten mit: n = 4Q, c = 4, v = 2 und N = Q³ für Q = 1, 4, 5, 7, 8 oder 11 mod 12. Wenn n = 4Q geschrieben wird, hat man Q³ = n³/64, und es ist ersichtlich, daß die Konfiguration N = n³/64 Strukturen aufweist. Für diese Parameter ist die obere Grenze von Johnson, siehe oben, grob n³/24. Daher ist diese Familie ziemlich effizient und erhält etwa 37½ des bestmöglichen Werts von N.
Bei dem zweiten Beispiel eines verketteten Schemas ist c = 5 und v = 1. Man nehme an, daß Q = 1 oder 5 mod 6. Dann ist der kleinste Primzahlpotenzdivisor von Q gleich 5. Somit ist q ≥ 5, und t = 5 und k = 2 können genommen werden, um eine Konfiguration zu erhalten mit: n = 5Q, c = 5, v = 1 und N = Q² für Q = 1 oder 5 mod 6. Wenn n = 5Q geschrieben wird, hat man Q² = n²/25 und es ist ersichtlich, daß die Konfiguration N = n²/25 Strukturen aufweist. Für diese Parameter ist die obere Grenze von Johnson, siehe oben, grob n²/20. Daher ist diese Familie sehr effizient und erhält etwa 80% des bestmöglichen Werts von N.
Unter Verwendung der Verkettungsstruktur, die in diesen Konfigurationen inhärent ist, ist es möglich, ein effizientes Verfahren zu erhalten, das Aktivierungsmuster für das Netzwerk berechnet. Dieses Verfahren ist am besten geeignet für eine Implementierung durch einen programmierten Computer, obwohl spezifische Fälle in Hardware implementiert werden können.
Unter Berücksichtigung von Mehrzeilenadressierung in dem Zusammenhang von verketteten Schemata wird daran erinnert, daß Q = II l1 / i=0q_i. Falls die Zuweisung von Aktivierungsmustern und Netzwerkkonfigurationen zu Anzeigeleitungen sorgfältig durchgeführt wird, ist es möglich, 1 hierarchische Pegel von Mehrzeilenadressierung zu bekommen. Auf dem feinsten Pegel ist es möglich, Blöcke von q k / 0 aufeinanderfolgender Anzeigeleitungen zu adressieren, durch Aktivieren von cq₀ Treiberleitungen. Das Gesamtaktivierungsmuster, das erforderlich ist, ist ziemlich einfach zu berechnen. Das Übersprechen mit jeder anderen Anzeigeleitung (außerhalb des Satzes von Anzeigeleitungen in dem Block von q k / 0) ist nach wie vor höchstens v. Auf dem nächsten Pegel ist es möglich, Blöcke von (q₀q₁)^k aufeinanderfolgenden Anzeigeleitungen zu adressieren, durch Aktivieren von c(q₀q₁) Treiberleitungen usw.
Eine weitere Familie von Adressierschemata, die eine andere Art von Mehrzeilenadressierungsfähigkeit genießen, wird nachfolgend beschrieben. Diese Schemata haben alle c = 2 und v = 1. Dieselben haben die Eigenschaft für eine feste Ganzzahl t ≥ 2, daß jede eine oder zwei oder drei oder in der Tat jede Anzahl von nicht mehr als t von aufeinanderfolgenden Anzeigeelektroden (Ausgängen) aktiviert werden kann durch ein leicht berechnetes Aktivierungsmuster, während jede andere Anzeigeleitung nach wie vor eine Netzwerkkonfiguration mit Übersprechen bei höchstens 1 aufweist, wenn sie mit diesem Aktivierungsmuster verglichen wird.
Wie vorher werden Verfahren beschrieben zum Verbinden der Zwischenknoten (Treiberleitungen) mit den Ausgangsknoten (Anzeigeleitungen) zusammen mit algorithmischen und Mehrstufen-Prozessen zum Berechnen, welche Zwischenknoten stimuliert werden sollten, um jeden speziellen Ausgangsknoten vollständig zu aktivieren.
Ein erstes Adressierschema ist in dem Fall beschrieben, wo t = 2 und n, die Anzahl von Treiberleitungen, zumindest 7 ist. Ein weiterer Parameter w ist nun mit n assoziiert und so definiert, daß: w = [n – 3/4]. Die Anzahl N von Ausgangsknoten in unserem Adressierschema ist gleich 2nw und für jedes n ist dies zumindest so groß wie die Ganzzahl n²/2 – 3n. Dies liegt innerhalb 5n/2 der maximal möglichen
Treiberleitungen mit c = 2 und v = 1. Es gibt den zusätzlichen Vorteil, daß jedes aufeinanderfolgende Paar von Anzeigeelektroden gleichzeitig adressiert werden kann.
Die Verbindungen zwischen Treiberleitungen und Anzeigeelektroden werden nun beschrieben. Man lasse D die Nummer einer Anzeigeelektrode sein, wobei 0 ≤ D < 2nw.

– Schreibe D = 2ni + j, wobei 0 ≤ j < 2n und 0 ≤ i < w.
– Falls j gerade ist, verbinde den Ausgang, der mit D numeriert ist, mit den Treiberleitungen, die mit j/2 und (j/2) – 2 – 2i mod n numeriert sind.
– Falls j ungerade ist, verbinde den Ausgang, der mit D numeriert ist, mit den Treiberleitungen, die mit ((j – 1)/2) – 2 – 2i mod n und (j + 1)/2 mod n numeriert sind.

Für n = 10 haben wir w = 2 und die obige Prozedur ergibt 40 Aktivierungsmuster, die jede zwei Einsen enthält. Die Liste von Aktivierungsmustern für dieses Beispiel ist in der nachfolgenden Tabelle 7 gezeigt.
TABELLE 7
Dieser Satz von 40 Aktivierungsmustern hat die Eigenschaften, daß jedes einzelne Aktivierungsmuster und jedes Paar von aufeinanderfolgenden Aktivierungsmustern ein Übersprechen von höchstens Eins mit jedem weiteren Aktivierungsmuster aufweist.
Nachfolgend wird der Berechnungsprozeß beschrieben, der durch den Adreßdecodierer durchgeführt werden soll. Die Eingabe ist die Nummer einer Anzeigeelektrode, die aktiviert werden soll, und die Ausgabe ist ein Aktivierungsmuster (äquivalent ein Paar von Nummern in dem Bereich 0, 1, ..., n – 1, die den Treiberleitungen entspricht). Lasse D die Nummer einer Anzeigeelektrode sein, wobei 0 ≤ D < 2nw. Die Ganzzahl D wird in den Adreßdecodierer eingegeben. Dann:

– Lasse j mit 0 ≤ j < 2n und i mit 0 ≤ i < w die eindeutigen Ganzzahlen sein mit D = 2ni + j. In der Tat ist i = [D/2n] und j = D mod 2n.
– Falls j gerade ist, Ausgeben des Aktivierungsmusters mit Einsen in Positionen j/2 und (j/2) – 2 – 2i mod n und Nullen in den anderen Positionen.
– Falls j ungerade ist, dann Ausgeben des Aktivierungsmusters mit Einsen in den Positionen ((j – 1)/2) – 2 – 2i mod n und (j + 1)/2 mod n und Nullen in den anderen Positionen.

Schließlich wird für dieses Schema beschrieben, wie ein Adreßdecodierer das Aktivierungsmuster berechnen kann, das erforderlich ist, um zwei aufeinanderfolgende Anzeigeelektroden und D + 1 zu aktivieren, wobei 0 ≤ D < 2nw – 1.

– Lasse j mit 0 ≤ j < 2n und i mit 0 ≤ i < w die eindeutigen Ganzzahlen sein mit D = 2ni + j. In der Tat ist i = [D/2n] und j = D mod 2n.
– Falls j gerade ist, dann Ausgeben des Aktivierungsmusters mit Einsen in Positionen j/2, (j/2) – 2 – 2i mod n und j/2 + 1 mod n und mit Nullen in den anderen Positionen.
– Falls j ungerade ist und j ≠ 2n – 1, dann Ausgeben des Aktivierungsmusters mit Einsen in den Positionen ((j – 1)/2) – 2 – 2i mod n, (j + 1)/2 mod n und ((j + 1)/2) mit 2 – 2i mod n und mit Nullen in den anderen Positionen.
– Falls j ungerade ist und j = 2n – 1, dann Ausgeben des Aktivierungsmusters mit Einsen in den Positionen ((j – 1)/2) – 2 – 2i mod n, 0 und –4 – 2i mod 2n und mit Nullen in den anderen Positionen.

Nachfolgend wird ein Adressierschema in den Fällen beschrieben, wo t = 3 oder t = 4 und n, die Anzahl von Treiberleitungen, zumindest 9 ist. Der Parameter w wird erneut verwendet, aber ist nun als w = [n – 3/6] definiert. Die Anzahl N von Ausgabeknoten in unserem Adressierschema ist gleich 2nw und ist grob so groß wie die Ganzzahl n²/3.
Die Verbindungen zwischen Treiberleitungen und Anzeigeelektroden wird nun beschrieben. Lasse D die Nummer einer Anzeigeelektrode sein, wobei 0 ≤ D < 2nw.

– Schreibe D = 2ni + j, wobei 0 ≤ j < 2n und 0 ≤ i < w.
– Falls j gerade ist, verbinde den Ausgang mit der Nummer D mit den Treiberleitungen, die mit j/2 und (j/2) – 3 – 3i mod n numeriert sind.
– Falls j ungerade ist, verbinde den Ausgang, der mit D numeriert ist, mit den Treiberleitungen, die mit ((j – 1)/2 – 3 – 3i mod n und (j + 1)/2) mod n numeriert sind.

Für n = 12 ergibt sich w = 1 und die obige Prozedur führt zu 24 Aktivierungsmustern, die jeweils zwei Einsen enthalten. Die Liste von Aktivierungsmuster für diesen Beispielsatz von Parametern ist in der nachfolgenden Tabelle 8 gezeigt.
TABELLE 8
Dieser Satz von 24 Aktivierungsmustern hat die Eigenschaften, daß jedes einzelne Aktivierungsmuster oder jedes Paar von aufeinanderfolgenden Aktivierungsmustern oder jedes Dreifache von aufeinanderfolgenden Aktivierungsmustern oder jedes Vierfache von aufeinanderfolgenden Aktivierungsmustern ein Übersprechen höchstens an einem weiteren Aktivierungsmuster aufweisen.
Nachfolgend wird der Berechnungsprozeß, der durch den Adreßdecodierer ausgeführt werden soll, beschrieben. Die Eingabe ist die Nummer einer Anzeigeelektrode, die aktiviert werden soll, und die Ausgabe ist ein Aktivierungsmuster (äquivalent ein Paar von Nummern in dem Bereich 0, 1, ..., n – 1, die Treiberleitungen entsprechen). Man lasse D die Nummer einer Anzeigeelektrode sein, wobei 0 ≤ D < 2nw. Die Ganzzahl D wird in den Adreßdecodierer eingegeben. Dann:

– Lasse j mit 0 ≤ j < 2n und i mit 0 ≤ i < w die eindeutigen Ganzzahlen mit D = 2ni + j sein. In der Tat ist i = [D/2n] und j = D mod 2n.
– Falls j gerade ist, dann Ausgeben des Aktivierungsmusters mit Einsen in Positionen j/2 und (j/2) – 3 – 3i mod n und Nullen in anderen Positionen.
– Falls j ungerade ist, dann Ausgeben des Aktivierungsmusters mit Einsen in den Positionen ((j – 1)/2) – 3 – 3i mod n und (j + 1)/2 mod n und Nullen in anderen Positionen.

Schließlich wird für dieses Schema beschrieben, wie ein Adreßdecodierer das Aktivierungsmuster berechnen kann, das erforderlich ist, um jede s nachfolgende Anzeigeelektrode D, D + 1, ..., D + s – 1 zu aktivieren, wobei 2 ≤ s < 4 und 0 ≤ D < N – s + 1. Eine einfache Möglichkeit, um dies zu erreichen, ist es, den obigen Mehrstufenprozeß s mal auszuführen, einmal für jede Ganzzahl, die die Nummer einer Anzeigeelektrode ist, die aktiviert werden soll.
Nachfolgend werden Familien von Adressierschemata für allgemeine Werte von t beschrieben, wobei t ≥ 5. Für jeden Wert von t wird eine Familie von Adressierschemata beschrieben, ein Schema für jeden geraden Wert von n mit n ≥ 6(t – 1), der N = n²/4 – n(t – 1)/2 Aktivierungsmustern enthält.
Nun werden die Verbindungen zwischen Treiberleitungen und Anzeigeelektroden beschrieben. Man lasse D die Nummer einer Anzeigeelektrode sein, wobei 0 ≤ D < n²/4 – n(t – 1)/2. Nachfolgend bezeichnet m die Ganzzahl n/2.

– Schreibe D = (m – t + 1)i + j, wobei 0 ≤ i < m und 0 ≤ j < m – t + 1.
– Falls i = 0 mod 3, verbinde den Ausgang, der mit D numeriert ist, mit der Treiberleitung, die mit m + i numeriert ist, und mit der Treiberleitung, die durch die j-te Ganzzahl in der Liste numeriert ist: t – 1, t, t + 1,..., 2t – 3, 3t – 3, 3t – 2,..., m – 2, m – 1, 2t – 2, 2t – 1,..., 3t – 5, 3t – 4 .
– Falls i = 1 mod 3, verbinde den Ausgang, der mit D numeriert ist, mit den Treiberleitungen, die mit m + i numeriert sind, und mit der Treiberleitung, die mit der j-ten Ganzzahl in der Liste numeriert ist: 0, 1, 2,..., t – 2, 3t – 3, 3t – 2,..., m – 2, m – 1, t – 1, t,..., 2 t – 3.
– Falls i = 2 mod 3, dann Verbinden des Ausgangs, der mit D numeriert ist, mit den Treiberleitungen, die mit m + i numeriert sind, und mit der Treiberleitung, die durch die j-te Ganzzahl in der Liste numeriert ist: 2t – 2, 2t – 1, 2t,..., m – 2, m – 1, 0, 1,..., t – 2 .

Als ein Beispiel ist für n = 24 und t = 5, m = n/2 = 12 und es gibt somit ein Adressierschema mit N = 96 Anzeigeelektroden. In diesem Fall sind die drei Listen, die oben erwähnt wurden, gleich
i = 0 mod 3: 4, 5, 6, 7, 8, 9, 10, 11
i = 1 mod 3: 0, 1, 2, 3, 4, 5, 6, 7
i = 2 mod 3: 8, 9, 10, 11, 0, 1, 2, 3
Ein Beispiel der Aktivierungsmuster in diesem Fall ist in der nachfolgenden Tabelle 9 gezeigt.
TABELLE 9
Dieser Satz von 96 Aktivierungsmustern weist die Eigenschaften auf, daß jedes einzelne Aktivierungsmuster oder jeder Satz von zwei, drei, vier oder fünf aufeinanderfolgenden Aktivierungsmustern Gegensprechen bei höchstens Eins mit jedem weiteren Aktivierungsmuster aufweist.
Nachfolgend wird der Berechnungsprozeß beschrieben, der durch den Adreßdecodierer ausgeführt wird, wenn eine einzige Anzeigeelektrode aktiviert werden soll. Die Eingabe ist die Nummer einer Anzeigeelektrode, die aktiviert werden soll, und die Ausgabe ist ein Aktivierungsmuster (äquivalent ein Paar von Nummern in dem Bereich 0, 1,..., n – 1, die den Treiberleitungen entsprechen).
Man lasse D die Nummer einer Anzeigeelektrode sein, wobei 0 ≤ D < n²/4 – n (t – 1)/2. Die Ganzzahl D wird in den Adreßdecodierer eingegeben. Dann:

– Berechnen der eindeutigen Ganzzahlen i und j mit 0 ≤ i < m und 0 ≤ j < m – t + 1, die D = (m – t + 1) i + j erfüllen: Nehme j = D mod (m – t + 1) und i = (D – j)/(m – t + 1).
– Falls i = 0 mod 3, dann Ausgeben des Aktivierungsmusters mit Einsen in Position m + i und in der Position, die durch die j-te Ganzzahl in der Liste angezeigt ist: t – 1, t, t + 1,..., 2t – 3, 3t – 3, 3t – 2, ..., m – 2, m – 1 und mit Nullen in allen anderen Positionen.
– Falls i = 1 mod 3, dann Ausgeben des Aktivierungsmusters mit Einsen in Position m + i und in der Position, die durch die j-te Ganzzahl in der Liste angezeigt ist. 0, 1, 2,..., t – 2, 3t – 3, 3t – 2,..., m – 2, m – 1, t – 1, t,..., 2t – 3 und mit Nullen in allen anderen Positionen.
– Falls i = 2 mod 3, dann Ausgeben des Aktivierungsmusters mit Einsen in Position m + i und in der Position, die durch die j-te Ganzzahl in der Liste angezeigt ist: 2t – 2, 2t – 1, 2t,..., m – 2, m – 1, 0, 1,..., t – 2 und mit Nullen in allen anderen Positionen.

Schließlich wird für diese Schemata beschrieben, wie ein Adreßdecodierer das Aktivierungsmuster berechnen kann, die erforderlich ist, um alle s aufeinanderfolgenden Anzeigeelektroden D, D + 1,..., D + s – 1 zu aktivieren, wobei 2 ≤ s ≤ t und 0 ≤ D < n²/4 – n (t – 1)/2 – s + 1. Eine einfache Möglichkeit, dies zu erreichen, ist es, den obigen Mehrstufenprozeß s mal auszuführen, einmal für jede Ganzzahl, die die Nummer einer Anzeigeelektrode ist, die aktiviert werden soll.
Nachdem die Theorie beschrieben wurde, die der Strukturerzeugungs-, der Netzwerkkonfigurations- und der Adressier-Technik zugrunde liegt, werden spezifische Ausführungsbeispiele dieser Techniken nun näher beschrieben.
Bei dem Entwurf und der Herstellung einer Anzeige oder dergleichen kann die Netzwerkkonfigurationen der Impedanzen 26 oder dergleichen durch einen Computer oder durch speziell zugewiesene Hardware berechnet werden. In dem Fall eines Computers kann ein Universalcomputer verwendet werden. Ein Beispiel eines Programms zum Erzeugen der Netzwerkkonfiguration unter Verwendung der affinen Geometrie AG(3, 4)-Technik mit den Parametern c = 4, v = 1, c/v = 4, n = 64 und N = 256 ist nachfolgend ausgeführt. Dieses Programm wurde zu Darstellungszwecken dieser Spezifikation in WordPerfect 6.1 Makrosprache geschrieben. In der Praxis würde jedoch eine geeignetere Sprache verwendet werden.
Das Produkt dieses Programms ist in der nachfolgenden Tabelle 10 ausgeführt und wie es ersichtlich ist, sollte die Anzeigeleitung mit der Nummer 0 mit den Treiberleitungen mit den Nummern 0, 16, 32 und 48 verbunden sein; die Anzeigeleitung mit der Nummer 1 sollte mit den Treiberleitungen mit den Nummern 0, 17, 34, 51 verbunden sein; usw. Eine sorgfältige Analyse der Ergebnisse wird bestätigen, daß keine zwei Anzeigeleitungen zusammen mit mehr als einer Treiberleitung verbunden werden sollen.
TABELLE 10
TABELLE 10
TABELLE 10
TABELLE 10
TABELLE 10
Nachdem eine Entscheidung über eine spezielle Netzwerkkonfiguration für die Widerstände 26 getroffen wurde, ist es notwendig, den Decodierer 20 aufzubauen, um entsprechende Aktivierungsmuster zu erzeugen. Wie es oben mit Bezugnahme auf 10 beschrieben ist, kann dies unter Verwendung einer Nachschlagtabelle 40 durchgeführt werden. Außerdem kann bei dem speziellen Affine-Geometrie-Schema, das oben beschrieben ist, angemerkt werden, daß die Nummern B₀, B₁, B₂ und B₃ die Beziehungen 0 ≤ B₁ < 16, 16 ≤ B₀ < 32, 32 ≤ B₃ < 48, 48 ≤ B₄ < 64 erfüllen. Folglich, wie es in 12 gezeigt ist, können statt dem Verwenden einer Nachschlagtabelle 40, die eine 8-Bit-Adresse D auf den Bus 42 auf vier von 64 Treiberleitungen 44 abbildet, vier Nachschlagtabel len 400, 401, 402 und 403 verwendet werden, von denen jede die 8-Bit-Adresse 42 auf eine von 16 der 64 Treiberleitungen 44 abbildet.
Bei einem alternativen Ausführungsbeispiel, wie es in 13 gezeigt ist, ist der Decodierer 20 mit einem Mikroprozessor 46 versehen, mit einem zugeordneten ROM 48, der ein Programm speichert, und einem zugeordneten RAM 50, der als ein Arbeitsspeicher verwendet wird. Der Mikroprozessor 46. kann des Decodieraufgabe speziell zugewiesen sein oder dieselbe kann durch einen Mikroprozessor geliefert werden, der andere Operationen durchführt, die mit der Anzeige verbunden sind. Beim Betrieb ist der Mikroprozessor programmiert, um den 8-Bit-Adreßwert D auf den Bus 42 abzubilden, für die Aktivierung von vier der 64 Treiberleitungen 44. Ein Beispiel eines solchen Programms, erneut in WordPerfect 6.1 Makroprogrammiersprache geschrieben, wird nachfolgend gegeben.
(Es sollte angemerkt werden, daß das obige Programm entworfen ist, um verschiedene Eingangssignale von einer Tastatur anzunehmen und die Ausgangssignale auf einem Bildschirm anzuzeigen. In der Praxis würden die Befehle „GetNumber" in Zeile 6–9 und „Type" in Zeile 11 ersetzt mit Befehlen, um die verschiedenen Bits von dem adressierten Bus 42 zu bekommen und die jeweiligen Treiberleitungen 44 zu aktivieren).
Eine sorgfältige Analyse der 256 Netzwerkkonfigurationen, die oben gegeben sind, und daher der identischen Aktivierungsmuster, zeigt, daß, falls die Treiberleitungen 44 in geordneten Gruppen von vier miteinander ODER-verknüpft werden, nicht nur die spezielle adressierte Anzeigeleitung aktiviert wird, sondern auch die anderen 15 Treiberanzeigeleitungen in der gleichen Gruppe von 16 Anzeigeleitungen wie die adressierte Anzeigeleitung, während die anderen Anzeigeleitungen nicht mehr als ein Viertel einer vollen Aktivierung empfangen. Anders ausgedrückt, falls diese ODER-Operationen durchgeführt werden und die Anzahl der adressierten Anzeigeleitung D ist, sind die Anzeigeleitungen, die tatsächlich aktiviert werden, diejenigen, die mit (16 × INT(D/16)) bis 15 + (16 × INT(D/16)) numeriert sind, wobei INT() den Ganzzahlteil von () bezeichnet. Folglich kann eine Mehrzeilenadressierung in Blöcken von 16 Zeilen durchgeführt werden. Ferner kann angemerkt werden, daß, falls alle der Treiberleitungen 44 zusammen ODER-verknüpft werden, nicht nur die spezielle adressierte Anzeigeleitung aktiviert wird, sondern alle anderen 255 Anzeigeleitungen. Folglich kann Mehrzeilenadressierung der gesamten Anzeige durchgeführt werden. Um dieses Merkmal einer auswählbaren Auflösung der Anzeige wie zwischen einer Zeile, 16 Zeilen und 256 Zeilen zu liefern, kann das nachfolgend aufgeführte Programm wie folgt modifiziert werden.
(Zusätzlich zu dem obigen ist anzumerken, daß die Befehle „GetNumber" und „Type" in Zeile 2 des obigen Programms der Befehl „GetNumber" mit einem Befehl ersetzt würden, den Auflösungswert von einem 2-Bit-Bus 52 zu bekommen, wie es in 13 gezeigt ist, oder zu einem anderen Zeitpunkt von dem Bus 42).
Ein festverdrahtetes Hardwareausführungsbeispiel wird nun mit Bezugnahme auf 14–19 beschrieben. Mit Bezugnahme zunächst auf 14 umfaßt der Decodierer 20 vier Berechnungsschaltungen 54 und eine Logikschaltung 56. Eine der Berechnungsschaltungen 540 empfängt die 8-Bit-Anzeigezeilenadresse D auf dem Bus 42 und den Wert A = 0 zum Erzeugen der Bits 16 bis 31 eines 64-Bit-Eingangs B zu der Logikschaltung 56. Eine weitere der Berechnungsschaltungen 541 empfängt die 8-Bit-Anzeigezeilenadresse D auf dem Bus 42 und den Wert A = 1 zum Erzeugen von Bits 0 bis 15 des Eingangs B zu der Logikschaltung 56. Eine weitere der Berechnungsschaltungen 542 empfängt die 8-Bit-Anzeigezeilenadresse D auf dem Bus 42 und den Wert A = 2 zum Erzeugen von Bits 48 bis 63 des Eingangs B zu der Logikschaltung 56. Die verbleibende Berechnungsschaltungen 543 empfängt die 8-Bit-Anzeigezeilenadresse D auf dem Bus 42 und den Wert A = 3 zum Erzeugen der verbleibenden Bits 32 bis 47 des Eingangs B zu der Logikschaltung 56. Die Logikschaltung 56 empfängt außerdem ein 2-Bit-Auflösungssignal R auf dem Bus 52 und aktiviert die Treiberleitungen 44.
Mit Bezugnahme auf 15 umfaßt jede Berechnungsschaltung 54: fünf ⊕-Nachschlagtabellen 58, wie es in 16 gezeigt ist, und das Liefern der ⊙-Binäroperation, die oben beschrieben ist; ein Paar von ⊙-Nachschlagtabellen 60, wie es in 17 gezeigt ist, und das Liefern der ⊕(-Binäroperation, die oben beschrieben ist, und einen 2⁶- bis 64-Decodierer 62.
Die beiden ⊕-Nachschlagtabellen 580, 581 liefern eine erste Berechnungsstufe; die ⊙-Nachschlagtabellen 600, 601 liefern eine zweite Berechnungsstufe; die drei ⊕-Nachschlagtabellen 582, 583, 584 liefern eine dritte Berechnungsstufe; und der Decodierer 62 liefert eine vierte Berechnungsstufe. Genauer gesagt, die ⊕-Nachschlagtabelle 580 empfängt die Werte D₀ und D₁, um den Wert Z₀ zu erzeugen. Die ⊙-Nachschlagtabelle 600 empfängt den Wert Z₀ und den Wert A und die Ausgabe derselben wird an die ⊕-Nachschlagtabelle 582 geliefert, zusammen mit dem Wert D₀, so daß die ⊕-Nachschlagtabelle 582 den Wert Z_0,A erzeugt. Die ⊕-Nachschlagtabelle 581 empfängt die Werte D₂ und D₃, um den Wert Z₁ zu erzeugen. Die ⊙-Nachschlagtabelle 601 empfängt den Wert Z₁ und den Wert A und die Ausgabe desselben wird an die ⊕-Nachschlagtabelle 583 geliefert, zusammen mit dem Wert D₂, so daß die ⊕-Nachschlagtabelle 583 den Wert Z_1,A erzeugt. Die ⊕-Nachschlagtabelle 584 empfängt den Wert A und den Wert 1, und die Ausgabe desselben ist daher der Wert Z_2,A. Die Werte Z_0,A Z_1,A und Z_2,A werden an den Decodierer 62 geliefert, der den oben beschriebenen Wert B_A erzeugt.
Diese Nachschlagtabellen können ohne weiteres durch geeignet aufgebaute Logikschaltungen ersetzt werden. Beispielsweise kann eine ⊕-Nachschlagtabelle durch eine „Bitweise-Oder"-Schaltung ersetzt werden, und der Fachmann auf diesem Gebiet ist sich darüber im Klaren, wie die geeignete Logikschaltung für jede andere erwähnte Nachschlagtabelle aufgebaut werden muß.
Wie es bisher beschrieben wurde, sind die vier Berechnungsschaltungen 54 identisch. Bei einer Modifikation kann eine einzige Schaltung 54 vorgesehen sein, in Kombination mit einem 64-Bit-Ausgabelatch oder -register, wobei die Schaltung vier Mal mit einer sich ändernden Eingabe A betrieben wird. Bei einer anderen Modifikation unterscheiden sich die vier Berechnungsschaltungen 54 leicht voneinander und berücksichtigen die unterschiedlichen Werte von A. Dies reduziert die Gesamtmenge an Hardware, die erforderlich ist, um die Schaltung zu implementieren.
Die Logikschaltung 56 ist in 18 näher gezeigt. Dieselbe umfaßt 16 Multiplexlogikschaltungen 64, von denen jede das 2-Bit-Auflösungssignal R auf dem Bus 42 empfängt, zusammen mit einer jeweiligen geordneten Gruppe von vier Bits des 64-Bit-Werts B. Wie es in 19 näher gezeigt ist, umfaßt jede Multiplexlogikschaltung 64 ein 4-Bit-ODER-Gatter 66 und einen 3 × 4-Bit-zu-4-Bit-Multiplexer 68. Wenn das Auflösungssignal einen Wert R = 0 aufweist (was eine Einzelzeilenadressierung anzeigt), entspricht jedes der Ausgabebits einem jeweiligen der Eingabebits. Wenn das Auflösungssignal einen Wert R = 1 aufweist (was 16-Zeilenadressierung anzeigt), entspricht jedes der Ausgabebits dem logischen ODER der Eingabebits. Wenn ferner das Auflösungssignal einen Wert R = 2 aufweist (was eine 256-Zeilenadressierung anzeigt), ist jedes der Ausgabebits bei dem logischen Pegel 1.
Von der obigen Beschreibung von 14–19 ist klar, daß die Schaltung auf identische Weise funktioniert wie das Mehrzeilenadressierungsausführungsbeispiel, das mit Bezugnahme auf 13 beschrieben wurde.
Zusammenfassend zeigen die Ausführungsbeispiele der oben beschriebenen Erfindung:

– die Entfernung einer unnötigen Beschränkung der Art und Weise, wie die Anzeigeleitungen mit den Treiberleitungen verbunden werden können, um das Verhältnis von N/n der möglichen Anzahl von Anzeigeleitungen zu der Anzahl von Treiberleitungen zu erhöhen, ohne Erhöhung bei dem Nebensprechverhältnis v/c;
– die Verwendung zusätzlicher Verbindungen zu jeder Anzeigeleitung, um das Verhältnis N/n der möglichen Anzahl von Anzeigeleitungen zu der Anzahl von Treiber leitungen zu erhöhen, wenn auch möglicherweise mit einer Erhöhung bei dem Nebensprechverhältnis v/c;
– die Fähigkeit, die Anzeige c von Verbindungen zu jeder Anzeigeleitung und der Überlappungsnummer v im wesentlichen unabhängig voneinander zu wählen, um ein erforderliches Nebensprechverhältnis v/c zu erreichen;
– die Fähigkeit, Konstantgewichtscodetechniken an das Gebiet der Anzeigetechnologie anzulegen;
– die Verfügbarkeit von schnellen und kompakten Aktivierungsmustererzeugungsverfahren für einige Lösungen, die gut geeignet ist für eine kostengünstige Echtzeithardware oder eine programmierte Computerimplementierung; und
– Mehrzeilenadressierung in bestimmten Fällen.

Viele Modifikationen und Entwicklungen der Ausführungsbei spiele und Beispiele, die oben beschrieben wurden, sind offensichtlich, ohne von der Erfindung abzuweichen.

Claims

Ein Decodiersystem, das folgende Merkmale umfaßt: einen Adreßeingang (42) zum Empfangen eines Adreßsignals, das einen einer Mehrzahl von Adreßwerten (D) darstellt; eine Mehrzahl von Zwischenleitungen (44); einen Decodierer (40), der auf das Adreßsignal anspricht, und angeordnet ist, um für jeden Adreßwert eine jeweilige Kombination der Zwischenleitungen zu stimulieren; und eine Mehrzahl von Ausgängen (16, 18), wobei jeder Ausgang mit jeder der Zwischenleitungen einer jeweiligen Gruppe der Zwischenleitungen verbunden ist, wobei jede Verbindung zwischen einer solchen Zwischenleitung und einem solchen Ausgang über eine jeweilige Impedanz (26) ist, so daß die Stimulation, die an jeden Ausgang angelegt wird, in einer nicht-binären Weise von der Stimulation abhängt, die durch den Decodierer an jede der Zwischenleitungen in der jeweiligen Gruppe angelegt wird; dadurch gekennzeichnet, daß: der Decodierer angeordnet ist, um einen Mehrstufenprozeß durchzuführen beim Bestimmen, welche der Zwischenleitungen ansprechend auf jeden Adreßwert zu stimulieren ist, wobei der Mehrstufenprozeß zumindest eine erste Stufe umfaßt, bei der Ergebnisse bestimmt werden, und eine zweite Stufe, für die die Ergebnisse der ersten Stufe als Eingangssignale bereitgestellt werden.
Ein System gemäß Anspruch 1, bei dem der Decodierer einen Mikroprozessor (46) umfaßt, der programmiert ist, um den Mehrstufenprozeß durchzuführen.
Ein System gemäß Anspruch 1, bei dem der Decodierer eine festverdrahtete Logikschaltung und/oder eine arithmetische Schaltung und/oder eine Nachschlagschaltung (54, 56) umfaßt, die angeordnet sind, um den Mehrstufenprozeß durchzuführen.
Ein System gemäß einem der vorhergehenden Ansprüche, bei dem der Mehrstufenprozeß die Bestimmung eines Worts eines vorbestimmten gleichgewichtigen Codes umfaßt.
Ein System gemäß Anspruch 4, bei dem der Mehrstufenprozeß folgende Schritte umfaßt: Abbilden oder Darstellen des Adreßwerts gemäß einer mathematischen Struktur; Durchführen einer oder mehrerer Operationen in der mathematischen Struktur, um Ergebnisse äquivalent zur Erzeugung eines Worts eines gleichgewichtigen Codes zu liefern; und Abbilden oder Darstellen der Ergebnisse der mathematischen Struktur als eine Auswahl von Zwischenleitungen.
Ein System gemäß Anspruch 5, bei dem die mathematische Struktur eine finite affine Geometrie ist.
Ein System gemäß Anspruch 5, bei dem die mathematische Struktur eine finite projektive Geometrie ist.
Ein System gemäß Anspruch 5, bei dem die mathematische Struktur eine Differenzfamilie ist, und die eine oder die mehreren Operationen arithmetische Operationen mit Sätzen von Elementen von einer Gruppe umfassen.
Ein System gemäß Anspruch 5, bei dem die mathematische Struktur gewählt ist, so daß die eine oder mehreren Operationen gemäß einem Verkettungsschema sind.
Ein System gemäß einem der vorhergehenden Ansprüche, bei dem ansprechend auf jeden Adreßwert ein jeweils einzelner der Ausgänge simuliert wird, oder über eine vorbestimmte Schwelle hinaus simuliert wird.
Ein System gemäß einem der vorhergehenden Ansprüche, das einen Auflösungseingang zum Empfangen eines Auflösungssignals umfaßt, das jeden einer Mehrzahl von Auflösungswerten darstellt, und wobei der Decodierer auf das Auflösungssignal anspricht, so daß: wenn das Auflösungssignal einen ersten Wert aufweist, die Kombination von Zwischenleitungen, die ansprechend auf jeden Adreßwert stimuliert werden, bewirkt, daß eine jeweilige erste Gruppe einer ersten Anzahl der Ausgänge stimuliert wird, oder über eine vorbestimmte Schwelle hinaus stimuliert wird; und wenn das Auflösungssignal einen zweiten Wert aufweist, die Kombination von Zwischenleitungen, die ansprechend auf jeden Adreßwert stimuliert werden, bewirkt, daß eine jeweilige zweite Gruppe einer zweiten Anzahl der Ausgänge, die größer ist als die erste Anzahl, stimuliert wird, oder über die Schwelle hinaus stimuliert wird.
Ein System gemäß einem der Ansprüche 1 bis 10, das einen Auflösungseingang zum Empfangen eines Auflösungssignals umfaßt, das jeden einer Mehrzahl von Auflösungswerten darstellt, und wobei der Decodierer auf das Auflösungssignal anspricht, so daß: wenn das Auflösungssignal einen ersten Wert aufweist, die Kombination der Zwischenleitungen, die ansprechend auf jeden Adreßwert stimuliert werden, bewirkt, daß ein jeweils einzelner der Ausgänge stimuliert wird, oder über eine vorbestimmte Schwelle hinaus stimuliert wird; und wenn das Auflösungssignal einen zweiten Wert aufweist, die Kombination von Zwischenleitungen, die ansprechend auf jeden Adreßwert stimuliert werden, bewirkt, daß eine jeweilige zweite Gruppe einer zweiten Anzahl der Ausgänge, die größer ist als Eins, stimuliert wird, oder über die Schwelle hinaus stimuliert wird.
Ein System gemäß Anspruch 11 oder 12, bei dem der Decodierer auf das Auflösungssignal anspricht, so daß, wenn das Auflösungssignal einen dritten Wert aufweist, die Kombination von Zwischenleitungen, die ansprechend auf jeden Adreßwert stimuliert werden, bewirkt, daß eine jeweilige dritte Gruppe einer dritten Anzahl der Ausgänge stimuliert wird, oder über die Schwelle hinaus stimuliert wird.
Ein System gemäß Anspruch 13, bei dem die dritte Zahl ein ganzzahliges Mehrfaches der zweiten Zahl ist.
Ein System gemäß Anspruch 14, bei dem jede dritte Gruppe eine Vereinigung einer vorbestimmten Anzahl der zweiten Gruppe ist.
Ein System gemäß einem der Ansprüche 13 bis 15 in Rückbezug auf Anspruch 11, bei dem die dritte Zahl ein ganzzahliges Mehrfaches der ersten Zahl ist.
Ein System gemäß Anspruch 16, bei dem jede dritte Gruppe eine Vereinigung einer vorbestimmten Anzahl der ersten Gruppen ist.
Ein System gemäß einem der Ansprüche 11 bis 17, bei dem die Anordnung derart ist, daß die Ausgänge, die ansprechend auf jeden Adreßwert so stimuliert werden, wenn das Auflösungssignal den zweiten Wert aufweist, physikalisch benachbart zueinander gruppiert sind.
Ein System gemäß einem der Ansprüche 10 bis 18, bei dem ansprechend auf jeden Adreßwert alle der Ausgänge, die nicht über die vorbestimmte Schwelle hinaus stimuliert werden, auch nicht über eine zweite bestimmte Schwelle hinaus stimuliert werden, die niedriger ist als die bestimmte Schwelle.
Ein Verfahren zum Herstellen eines Systems gemäß einem der vorhergehenden Ansprüche, das folgende Merkmale umfaßt: Bereitstellen eines solchen Decodierers, der: auf ein Adreßsignal anspricht, das einen einer Mehrzahl von Adreßwerten darstellt; und angeordnet ist, um für jeden Adreßwert einer jeweiligen Kombination von Zwischenleitungen zu stimulieren; Bereitstellen einer Mehrzahl von Ausgängen; Bestimmen einer jeweiligen Gruppe der Zwischenleitungen für jeden Ausgang, auf die der Ausgang ansprechen soll; und Verbinden jedes Ausgangs mit jeder der Zwischenleitungen in der jeweiligen bestimmten Gruppe der Zwischen- Zeitungen, wobei jede Verbindung zwischen einer solchen Zwischenleitung und einem solchen Ausgang über eine jeweilige Impedanz ist, so daß die Stimulation, die an jedem Ausgang angelegt wird, in einer nichtbinären Weise von der Stimulation abhängig ist, die durch den Decodierer an jede der Zwischenleitungen in der jeweiligen Gruppe angelegt wird; gekennzeichnet durch folgende Schritte: Bestimmen eines Mehrstufenprozesses, der durch einen Decodierer durchgeführt werden soll, wobei der Mehrstufenprozeß zumindest eine erste Stufe umfaßt, bei der Ergebnisse bestimmt werden, und eine zweite Stufe, für die die Ergebnisse der ersten Stufe als Eingangssignale bereitgestellt werden; Anordnen des Decodierers, um den bestimmten Mehrstufenprozeß durchzuführen, beim Bestimmen, welche der Zwischenleitungen ansprechend auf jeden Adreßwert zu stimulieren sind; und Verwenden des bestimmten Mehrstufenprozesses bei dem Schritt des Bestimmens der Gruppe der Zwischenleitungen, auf die die Ausgänge ansprechen sollen.
Ein Verfahren gemäß Anspruch 20, bei dem die Schritte des Bereitstellens eines solchen Decodierers, der auf ein Adreßsignal anspricht, das jeden einer Mehrzahl von Adreßwerten darstellt und angeordnet ist, um für jeden Adreßwert eine jeweilige Kombination von Zwischenleitungen zu stimulieren, und Bestimmens einer jeweiligen Gruppe der Zwischenleitungen für jeden Ausgang, auf die der Ausgang ansprechen soll, erreicht werden durch Bestimmung eines gleichgewichtigen Codes, wobei Wörter des gleichgewichtigen Codes zum Bestimmen jeweiliger Kombinationen von Zwischenleitungen für jeden Adreßwert verwendet werden, und wobei der Mehrstufenprozeß, der durch den Decodierer durchgeführt wird, die Bestimmung eines Worts eines vorbestimmten gleichgewichtigen Codes umfaßt.
Ein Verfahren gemäß Anspruch 21, bei dem der gleichgewichtige Code durch Abbilden von Adreßwerten in eine affine Geometrie abgeleitet wird.
Ein Verfahren gemäß Anspruch 21, bei dem der gleichgewichtige Code durch Abbilden von Adreßwerten in eine projektive Geometrie abgeleitet wird.
Ein Verfahren gemäß Anspruch 21, bei dem der gleichgewichtige Code durch Darstellen der Adreßwerte als die Umsetzungen der Sätze einer Differenzfamilie abgeleitet wird.
Ein Verfahren gemäß Anspruch 21, bei dem der gleichgewichtige Code durch das Verfahren der Verkettung von Codes mit den Adreßwerten abgeleitet wird, die spezielle Codewörter bestimmen, die in der Verkettung verwendet werden.